DDRSDRAM接口PCB布线约束条件(精)

PCB布线要求PCB布线是指将电子元器件之间的连接线路绘制到PCB（Printed Circuit Board，印刷电路板）上的过程。

良好的PCB布线布局设计对于电路的性能和稳定性至关重要。

在进行PCB布线设计时，需要考虑以下几个方面的要求。

首先，布线设计要符合电路的功能需求。

根据电路的功能要求，将元器件之间的信号线、电源线、地线等按照一定规则进行布线。

信号线要避免长距离平行布线，防止干扰。

电源线和地线要尽可能粗，以降低电阻、电感和电容。

布线时还要确保元器件之间的连接完整、电路走向简洁和电路层次清晰。

其次，布线要考虑电磁兼容（EMC）和信号完整性要求。

电磁兼容是指电路在工作时不会对周围环境产生干扰或受到干扰。

要避免信号线穿插于电源线和地线之间，尽量使信号线成对走线，以减小环路面积。

此外，还可以通过增加层次、设置屏蔽层等方式来降低信号线的辐射干扰。

信号完整性是指信号在传输过程中不受失真和衰减的影响，要注意保持信号线的匹配阻抗，减少信号线长度和交叉区域，避免信号线过长、弯曲和细小突起。

另外，布线设计要合理分配功率和地线。

为了确保电路的稳定性和可靠性，要根据功率需求合理布置电源线，充分考虑电源的负载能力和电流分布情况，并使用足够宽的电源线。

地线在PCB布线中同样重要，可减小信号线和电源线的回流路径，提供路径共享和信号回归，以降低环路干扰和电源波动。

应尽可能使用分离的地平面和信号地，避免在同一层上共享相同的地，以减少回流路径的干扰。

另外，布线设计要考虑组件布局，以方便元器件的安装和维修。

布线要尽量避免交叉和重叠，保持电路简洁、紧凑和有序。

在考虑元器件布局时，要考虑元器件的大小、形状和引脚位置，避免不必要的长线和跨线。

最后，布线设计要合理考虑成本和制造可行性。

布线的方式和层数要符合工艺要求和制造工艺的可行性，并充分考虑成本因素。

例如，不必要的层数增加会导致成本上升，所以要根据实际需求合理选择布线的层数。

此外，还要充分考虑元器件的封装形式和引脚间距，以确保布线与元器件的匹配。

DDR布线规范1、DDR3管脚定义》CK/CK# 全局差分时钟，所有控制和地址输⼊信号在CK上升沿和CK#的下降沿交叉处被采样，输出数据选通（DQS、DQS#）参考与CK 和CK#的交叉点。

》CKE为时钟使能信号，使能（⾼）和禁⽌（低）内电路和DRAM上的时钟。

由DDR3 SDRAM配置和操作模式决定特定电路被使能和禁⽌。

CKE为低时，提供预充电和⾃刷新操作（所有Bank都处于空闲），或有效掉电（在任何Bank⾥的⾏有效）。

CKE与掉电状态的进⼊、退出以及⾃刷新的进⼊同步。

CKE与⾃刷新的退出异步，输⼊Buffer（除了CKE、CK#、RESET#和ODT）在掉电期间被禁⽌。

输⼊Buffer（除了CKE和RESET#）在⾃刷新期间被禁⽌。

CKE的参考值是VREFCA。

》CS#为⽚选信号，使能（低）和禁⽌（⾼）命令译码，⼤部分CS#为⾼时，所有命令被屏蔽、CS#提供了多Bank系统的Bank选择功能，CS#是命令代码的⼀部分，CS#的参考值是VREFCA。

》ODT⽚上终端使能。

ODT使能（⾼）和禁⽌（低）⽚内终端电阻，在正常操作使能时，ODT仅对下⾯的引脚有效：DQ[7:0]、DQS、DQS#和DM。

如果通过LOAD MODE命令禁⽌,OTD输⼊被忽略。

OTD的参考值是VREFCA。

》BA0、BA1、BA2为BANK地址输⼊，⽤来确定当前的命令操作对哪个BANK有效。

BA[2:0]定义在LOAD MODE命令器件哪个模式（MR0、MR1、MR2）被装载，BA[2:0]的参考值是VREFCA.》A0~A9、A10/AP、A11、A12/BC#、A13为地址总线，为有效命令提供⾏地址，同时为读、写命令提供列地址和⾃动预充电位（A10），以便从某个Bank的内存阵列⾥选出⼀个位置。

LOAD MODE命令器件，地址输⼊提供⼀个操作码。

地址输⼊的参考值是VRECA。

A12/BC#是在模式寄存器(MR)使能时，A12在读和写命令期间被采样，已决定burst chop(on-the-fly)是否被执⾏（HIGH=BL8执⾏burst chop）或者LOW-BC4不执⾏burst chop。

DDR3 布线技巧DDR3 是电子系统中极其重要的一种芯片。

它可以在时钟线的上升沿和下降沿分别对数据进行读取操作。

故有着很高的读写速率。

但正是这高速的读写速率是的DDR3 的系统在布局布线上有着很高的要求。

正确的布局布线不仅可以使的DDR3 存储系统可以正常的工作。

并且可以很大程度上减少电磁干扰。

下面是一些关于DDR3 的布线规则和建议：1：最少三层信号线，最好四层2：使用FBGA 封装的DDR 器件，要求DQ,DQS,DM 和时钟信号线以Vss 为参考。

地址，命令，控制线以VDD 为参考。

为了保证良好的电源供电，通常的方法是在PCB 外层信号层铺上VDD。

3：减小信号返回路径的长度，减小传输电流和电磁辐射。

Micron 要求把Vdd 和Vss 相邻近放置。

4：Vref 的建议：低电感去耦电容离Vref 引脚越近越好。

Vref 的线越粗短越好。

为了减少耦合，Vref 离信号线最少2cm。

5：对于轻载，（小于四个DDR3 器件）可以通过简单的电阻分压产生Vref。

这样Vref 可以跟踪到VddQ 的任何电压变化。

6：对于器件非常多，负载特别重的情况下。

用一个电源IC 就可以了。

常用的DDR3 比如Micron 成功的使用了很多内置MOSFET 的开关电源。

7：这些电源可以为VTT 电路提供3A 的电流，并且有一个独立的线性的可提供3ma 的Vref。

8：设计准则：ref 最小20-25mil 宽，以减小线上的电感。

和其他邻近的信号线最少有15-25mil 的间距。

Vref 和VddQ 之间放置0.1uf 的去耦电容。

Vref 和VssQ 之间放置0.1uf 的去耦电容。

放置去耦电容以去耦。

1、认识DDR：严格的说DDR应该叫DDR SDRAM，人们习惯称为DDR，部分初学者也常看到DDR SDRAM，就认为是SDRAM。

DDR SDRAM是Double Data Rate SDRAM的缩写，是双倍速率同步动态随机存储器的意思。

PCB布板布线规则1.宽度与间距要求：根据电流、信号传输等需求，确定导线的宽度和间距。

宽度过小会导致电流过载，宽度过大则会浪费空间。

而间距过小会导致干扰和电容耦合，间距过大则会浪费空间。

2.信号与电源分离：将信号和电源线路分离布线，避免信号间的干扰以及对信号产生的电磁辐射干扰。

3.地线布线：合理布置地线，确保回流电流的畅通，减小接地回路的电阻，提高电路抗干扰性能。

4.电源线协调：合理布置电源线，降低电源线的阻抗，减小电源线对信号的干扰程度。

5.信号线长度匹配：在设计中，对于相同类型的信号，尽量使其长度相等，以减小因信号到达时间不同而引起的传输延迟和干扰。

6.差分信号布线：对于差分信号传输的线路，在布线时要注意使两个信号线的长度相等，并且平行放置，以保证差模信号的均衡和抗干扰性能。

7.组件布局：根据电路的功能需求和信号距离等因素，合理布局电路上的各个元件，减小信号传输路径的长度，降低信号损耗和干扰。

8.信号层协调：在多层PCB布板中，要合理划分信号层和电源层的位置，避免信号与电源之间的串扰和干扰。

9.绕线路径合理布置：绕线时要避免直角弯道，尽量采用45度角或圆弧的方式，以减少信号的反射和串扰。

10.引脚分离：对于输入输出端口，要尽量将其分离布局，减少接口之间的干扰和串扰。

11.保持电网的连续性：在布线过程中要确保电网的连续性，避免因分割而导致电流回流困难，影响电路的性能和稳定性。

12.良好的散热设计：在布线时要充分考虑散热问题，合理布置散热元件和散热通道，确保电路的稳定工作。

总之，PCB布板布线规则是为了保证电路可靠性、抗干扰性和性能的关键要求，在布线过程中要综合考虑信号传输特性、电路功能需求以及制造工艺等因素，合理布局和布线，确保电路的性能和可靠性。

DDR2走线规则?叠层设置：1、对于同一组数据线及其对应的DQ STROBE线，如DQ[7：0]、DM0与D QS0、DQS0#，应布在同一层，以减小信号skew。

2、 DDR2信号线的参考平面最好是选择地平面（尤其是时钟线），如果基于成本考虑，不得不选用电源层作为参考面，则DDR2供电电源平面需包围整个DDR2走线范围，且边缘要留有余量，电源与地平面间的阻抗在整个带宽范围内要足够低。

线长匹配：1、走线增加一个过孔，大概相当于增加了90mil的传输线长度。

2、对于走线长度应把封装内部引线长度计算在内。

3、各信号线的长度匹配如下表：（控制线：CS、CKE、ODT；命令线：Ad dress、Bank Address、RAS、CAS、WE；数据线：DQ、DM）4、时钟信号差分对的长度差应控制在5mil以内。

5、在能够满足布线空间的情况下，走线长度越短越好，一般控制在500 0mil以内，可以以时钟线作为参考线。

串扰：1、对于蛇行走线，各线段之间的间距应至少为走线宽度的两倍（边沿到边沿）。

2、 DDR2信号线与非DDR2信号线之间的间距应大于25mil。

3、时钟、DQS等差分线与其它DDR2信号线的间距应大于20mil。

4、同一组命令线，同一组控制线或同一组数据线间的走线间距应大于走线宽度倍（最好2倍以上），而不同组间的信号线间距应大于走线宽度的2倍（最好3倍以上）。

5、在扇出线区域，由于空间限制，不能满足走线宽度和间距要求时，可适当减小走线宽度及减小走线间距，但该扇出线长度应小于500mil。

6、扇出线过孔应尽量靠近焊盘，如有可能，最好打焊盘孔。

7、每条信号线的过孔数最好不要超过两个。

8、 VREF参考电压线要有足够低的阻抗，且与其它DDR2信号线的间距大于25mil。

阻抗匹配：1、 DDR2 800信号走线单端阻抗应设置成50Ω2、对于控制命令线、时钟线要进行阻抗匹配，可采用源端串联匹配或末端并联匹配。

再谈SDRAM的布线——有关Mentor WG、DxDesinger、Expedition、CES2008-06-18 14:57•前言的前言这篇文章我写了很久很久，因为最近很忙很忙。

现在我逐渐开始接触开关电源和可靠性设计的东西，好像离原来我定义的EE越来越远了。

也许以后我要向模电或管理人员发展了……我还是纯朴地希望自己能一直保持做一个不断钻研的EE工程师。

不说了，做人要厚道，转载请注明来自我是一只鱼同学的EE小站，邮件地址cosine@。

•前言最近一个多月都在研究Mentor WG，已经对DxDesigner + Expedition的画板流程有了比较清醒的认识，我对Mentor WG评价可以套用对目前国产汽车的评价——配置齐全、做工粗糙。

虽然WG有很强的功能，但是BUG实在是数不胜数，而且有些BUG可能导致你的工程彻底报废，所以建议使用时辅以自动备份软件，减小工程崩溃带来的损失。

今天要谈的话题都是基于WG的，因为PADS、Protel / DXP之类的软件没有这样的功能或功能不完整。

不过，也可以使用其他软件进行PCB前仿、手动完成线长匹配等工作；工具只是人的技巧的辅助和延伸，要是没有高速PCB设计的知识，同样完不成高速数字PCB的设计。

本文为我是一只鱼同学EE小站的原创文章，转载请注明出处；本文对初学者而言，技术难度较高，如果有不明白的地方，可以留言。

另外继续废话几句，事实上SDRAM对布线的要求是很低的，DDR才是真正有挑战的东西，可惜我目前没有DDR的项目，也没有办法验证我对理论的理解，希望以后有机会和大家分享我的心得。

下面正式开始：•什么是高速数字PCB，怎么入手？高速数字PCB简单来说可以理解为关键部分如存储器总线的工作频率高于数十至一百MHz的PCB，更严格的定义应该用传输线来描述，当PCB上的信号的传输延迟大于上升时间的1/10时，这个信号的传输路径就应该视为传输线；即应当用与传统低速数字电路不同的方法对待。

DDR内存布线指导，DDR Layout Guide2009/06/28 | 13:14分类：数字电路 | 标签：DDR、Layout、VTT、布线、端接电阻 | 2,013 views在现代高速数字电路的设计过程中，工程师总是不可避免的会与DDR或者DDR2，SDRAM打交道。

DDR的工作频率很高，因此，DDR的布线（或者Layout）也就成为了一个十分关键的问题，很多时候，DDR的布线直接影响着信号完整性。

下面本文针对DDR的布线问题（Layout）进行讨论。

信号引脚说明VSS为数字地，VSSQ为信号地，若无特别说明，两者是等效的。

VDD为器件内核供电，VDDDQ为器件的DQ和I/O供电，若无特别说明，两者是等效的。

对于DRAM来说，定义信号组如下：∙数字信号组DQ，DQS，xDM，其中每个字节又是内部的一个信道Lane组，如DQ0~DQ7，DQS，LDM为一个信号组。

∙地址信号组：ADDRESS∙命令信号组：CAS#，RAS#，WE#∙控制信号组：CS#，CKE∙时钟信号组：CK，CK#印制电路板叠层，PCB Stackups推荐使用6层电路板，分布如下：∙电路板的阻抗控制在50~60ohm∙印制电路板的厚度选择为1.57mm(62mil)∙填充材料Prepreg厚度可变化范围是4~6mil∙电路板的填充材料的介电常数一般变化范围是3.6~4.5，它的数值随着频率，温度等因素变化。

FR-4就是一种典型的介电材料，在100MHz时的平均介电常数为4.2。

推荐使用FR-4作为PCB的填充材料，因为它便宜，更低的吸湿性能，更低的电导性。

一般来说，DQ，DQS和时钟信号线选择VSS作为参考平面，因为VSS比较稳定，不易受到干扰，地址/命令/控制信号线选择VDD作为参考平面，因为这些信号线本身就含有噪声。

电路板的可扩展性根据JEDEC标准，不同容量的内存芯片一般引脚兼容，为了实现电路板的可扩展性，可以做如下处理，如128Mb与256Mb的兼容应用。

[转]D D R布线规则与过程硬件设计,?高频高速PCB设计?by?xfireDDR高速电路设计DDR布线通常是一款硬件产品设计中的一个重要的环节，也正是因为其重要性，网络上也有大把的人在探讨DDR布线规则，有很多同行故弄玄虚，把DDR布线说得很难，我在这里要反其道而行之，讲一讲DDR布线最简规则与过程。

如果不是特别说明，每个步骤中的方法同时适用于DDR1，DDR2和DDR3。

PCB设计软件以CadenceAllgro16.3为例。

文章目录?[显示]第一步，确定拓补结构（仅在多片DDR芯片时有用）首先要确定DDR的拓补结构，一句话，DDR1/2采用星形结构，DDR3采用菊花链结构。

拓补结构只影响地址线的走线方式，不影响数据线。

以下是示意图。

星形拓补就是地址线走到两片DDR中间再向两片DDR分别走线，菊花链就是用地址线把两片DDR“串起来”，就像羊肉串，每个DDR都是羊肉串上的一块肉，哈哈，开个玩笑。

第二步，元器件摆放确定了DDR的拓补结构，就可以进行元器件的摆放，有以下几个原则需要遵守：原则一，考虑拓补结构，仔细查看CPU地址线的位置，使得地址线有利于相应的拓补结构原则二，地址线上的匹配电阻靠近CPU原则三，数据线上的匹配电阻靠近DDR原则四，将DDR芯片摆放并旋转，使得DDR数据线尽量短，也就是，DDR芯片的数据引脚靠近CPU原则五，如果有VTT端接电阻，将其摆放在地址线可以走到的最远的位置。

一般来说，DDR2不需要VTT端接电阻，只有少数CPU需要；DDR3都需要VTT 端接电阻。

原则六，DDR芯片的去耦电容放在靠近DDR芯片相应的引脚以下是DDR2的元器件摆放示意图（未包括去耦电容），可以很容易看出，地址线可以走到两颗芯片中间然后向两边分，很容易实现星形拓补，同时，数据线会很短。

以下是带有VTT端接电阻的DDR2元器件摆放示意图，在这个例子中，没有串联匹配电阻，VTT端接电阻摆放在了地址线可以到达的最远距离。

DDR PCB Layout规则在普通印制的布线中由于信号是低速信号，所以在3W原则的基本布线规则下按照信号的流向将其连接起来，一般都不会出现问题。

但是如果信号是100M以上的速度时，布线就很有讲究了。

由于最近布过速度高达300M的DDR信号，所在普通印制的布线中由于信号是低速信号，所以在3W原则的基本布线规则下按照信号的流向将其连接起来，一般都不会出现问题。

但是如果信号是100M以上的速度时，布线就很有讲究了。

由于最近布过速度高达300M的DDR信号，所以仔细说明一下DDR信号的布线原则和技巧。

高速系统一般采用低压信号，电压低，摆幅小，容易提高速度，降低功耗，但这给布线带来了困难，因为低压信号功率受信号线内阻影响大，是电压平方关系，所以要尽量减少内阻，比如使用电平面，多打孔，缩短走线距离，高压传输在终点用电阻分压出较低电压的信号等。

SDRAM、DDR-I、DDR-II、DDR-III信号电压一个比一个低，越来越不容易做稳定。

电源供给也要注意，如果能量供给不足，内存不会稳定工作。

信号完整性和传输线的概念是一个专业性比较强的系统知识，这里不做详细描述。

现在即使不懂信号完整性及传输线的概念请按照下面通用的基本法则做，布出来的DDR高速信号板是不会出现问题的。

1）DDR和主控芯片尽量靠近，DDR高速信号中所有差分信号组对都要严格等长(最多允许50mils的冗余)，所有信号线、时钟线长度不超过2500mils，尽量0过孔。

元件层下面一定要有一个接地良好的地层，所有走线不能跨过地的分割槽，即从元件层透视地层看不到与信号线交叉的地层分割线。

这样的话400M的DDR基本上是不会有问题的。

其它的一些3W、20H法则就能做到尽量做到吧。

2）地址和命令信号组：保持完整的地和电源平面。

特征阻抗控制在50～60 Ω。

信号组与其他非DDR信号间距至少保持在20 mil以上。

组内信号应该与DDR时钟线长度匹配，差距至少控制在500 mil内。

[转]D D R布线规则与过程硬件设计,?高频高速PCB设计?by?xfireDDR高速电路设计DDR布线通常是一款硬件产品设计中的一个重要的环节，也正是因为其重要性，网络上也有大把的人在探讨DDR布线规则，有很多同行故弄玄虚，把DDR布线说得很难，我在这里要反其道而行之，讲一讲DDR布线最简规则与过程。

如果不是特别说明，每个步骤中的方法同时适用于DDR1，DDR2和DDR3。

PCB设计软件以为例。

文章目录?[显示]第一步，确定拓补结构（仅在多片DDR芯片时有用）首先要确定DDR的拓补结构，一句话，DDR1/2采用星形结构，DDR3采用菊花链结构。

拓补结构只影响地址线的走线方式，不影响数据线。

以下是示意图。

星形拓补就是地址线走到两片DDR中间再向两片DDR分别走线，菊花链就是用地址线把两片DDR“串起来”，就像羊肉串，每个DDR都是羊肉串上的一块肉，哈哈，开个玩笑。

第二步，元器件摆放确定了DDR的拓补结构，就可以进行元器件的摆放，有以下几个原则需要遵守：原则一，考虑拓补结构，仔细查看CPU地址线的位置，使得地址线有利于相应的拓补结构原则二，地址线上的匹配电阻靠近CPU原则三，数据线上的匹配电阻靠近DDR原则四，将DDR芯片摆放并旋转，使得DDR数据线尽量短，也就是，DDR芯片的数据引脚靠近CPU原则五，如果有VTT端接电阻，将其摆放在地址线可以走到的最远的位置。

一般来说，DDR2不需要VTT端接电阻，只有少数CPU需要；DDR3都需要VTT端接电阻。

原则六，DDR芯片的去耦电容放在靠近DDR芯片相应的引脚以下是DDR2的元器件摆放示意图（未包括去耦电容），可以很容易看出，地址线可以走到两颗芯片中间然后向两边分，很容易实现星形拓补，同时，数据线会很短。

以下是带有VTT端接电阻的DDR2元器件摆放示意图，在这个例子中，没有串联匹配电阻，VTT端接电阻摆放在了地址线可以到达的最远距离。

以下是DDR3元器件摆放示意图，请注意，这里使用的CPU支持双通道DDR3，所以看到有四片（参考设计是8片）DDR3，其实是每两个组成一个通道，地址线沿着图中绿色的走线传递，实现了菊花链拓补。