时序逻辑电路设计
- 格式：docx
- 大小：363.98 KB
- 文档页数：7
时序逻辑电路的设计
、实验目的
1. 熟悉集成计数器的逻辑功能和各控制端的作用。
2. 掌握计数器的使用方法。
3. 掌握任意进制计数器的设计方法。
4. 了解 8421BCD和 5421BCD的编码规则。
二、实验器材
集成计数器 74LS90、四 2输入与非门 74LS00、双 4输入与非门 74LS20、四异或 门
74LS86、六非门 74LS04、显示译码器 7447/7448、七段数码管
三、实验任务及要求
1. 设计要求
（1） 用 1 片 74LS90和 1 片与非门设计一个 5 进制计数器。
（2） 用2片74LS90和 1片与非门设计一个四十以内 （十以上）的任意进制计 数器。
2. 实验内容
（ 1） 测试所用芯片 74LS90的逻辑功能（置 0、置 9、8421BCD计数输出功能）。
（ 2） 组装所设计的时序逻辑电路，并验证其功能是否正确。
提示：计数器的状态输出端分别接在实验箱上的显示译码器的输入端， 用七段数 码管显示计数状态值。 CP接实验箱上的可调连续脉冲。
四、实验原理
1. 74LS90的逻辑功能
74LS90是二－五－十进制异步计数器。
(1)R9(1)=R9(2)=“ 1”，Q3Q2Q1Q0=1001，置 9；
(2)R0(1)=R0(2)=“ 1”，R9(1)‖R9(2)=“0”，Q3Q2Q1Q0=0000置, 0；
(3) 计数脉冲由 CP0端输入，输出由 Q0 端引出，即得二进制计数器；
(4) 计数脉冲由 CP1 端输入，输出由 Q3,Q2,Q1端引出，即得五进制计数器；
(5) 将 Q0和 CP1相连，计数脉冲由 CP0端输入，输出由 Q3,Q2,Q1,Q0端引出， 即得
8421BCD码十进制计数器；
2. 时序逻辑电路的基本设计方法
Step 1：明确设计电路功能， 作出基于功能涉及到的所有编码排序的状态转换图；
Step 2 ：判断电路是否有输入或输出变量，并根据状态转换图画出状态转换表；
Step 3 ：根据状态转换表，分离出各触发器输出量 Q0~Qm(m=1、2、3, )、输出
变量 Y 的卡诺图并化简，得到各个触发器的状态方程；
Step 4：选用恰当的触发器（一般选用
JK 触发器），通过将每个触发器的输出量 Qi 变形并与所选触发器的特征方程比对，得到各触发器的控制函数；
Step 5：画电路图。根据选用的各个触发器的控制函数及输出函数，借助逻辑门 电路连接电路图；
Step 6 ：根据状态转换图，判断所设计的电路能否自启动。
这是一个 25（5*5 ）进制计数器
使用两片 74LS90，两片都实现五进制，再将两片进行级联即可，设计一个 制计数器 六、总结调试过程所遇到的问题及解决方法 问题（ 1）
74LS90的五进制输出 8,9端无法跳变，只有 11 端能正常跳变 解决方法 经老师提醒，我更换了新的芯片，把芯片安装在不同的位置，均出现上述结果， 最后更换了已完成实验的同学所使用的实验箱，才有正常的五进制输出 问题（ 2）
连接 25 进制计数器时，发现显示进位的数码管无法显示 实验电路
25进 1）设计一个 5 进制计数器
利用 74LS90自带的 5 进制计数器，即可设计一个 5 进制计数器
（2）设计一个四十以内（十以上）的任意进制计数器。
解决方法
我使用实验箱上的高低电平测试端，测试发现芯片的 VCC 输入端没有信号，因
此可以确定导线断路，更换导线后数码管能正常显示
问题（ 3） 我在测试高低电平以及帮助其他同学时，发现导线之间接触不良现象频繁发生
解决方法
实验室当中的仪器使用时间过长， 学生应当设计一个较为简单的电路， 以便减少 仪器问题和方便检测电路故障
七、思考题
1. 还可采用哪些中规模数字逻辑器件实现实验要求的任意进制计数器？画出逻 辑电路图并说明原理。
任意进制计数器设计方案一：采用反馈置数法来设计任意进制计数器 此方法适用于某些具有预置数的计数器，它是采用预置数控制端 LOAD 来实现。 对于 74LS160 属于同步式预置数的计数器来说，当 LOAD 出现有效电平低电平后待下 一个时钟脉冲信号到来后计数器输出端的状态 Q3Q2Q1Q0=D3D2D1D0. 使其跳过某些状态 来设计任意进制计数器。
下面就以 74LS160 为例，用并行置数法设计 23 进制计数器， 其中预置数端 D3D2D1D0 可以置零，也可以置十以内的任意四位二进制数。那么此电路在其置数时十位和个位的 D3D2D1D0
置入（01100110）8421BCD 码 =（66）10，而反馈代码十位和个位为 （10001000） 8421BCD 码=（88）10，相当于十进制数的 88.由此分析可得到计数器的模为 （88-66）+1=23 ， 故计数器为
23 进制计数器，其设计电路图如图 5 所示。
由此可以得到置数法的设计要点为：反馈代码转换成的十进制数 -预置数端的代码转换
成的十进制数 +1= 所设计的计数器的模。
任意进制计数器设计方案二：任意进制计数器 M 小于 N 的情况
假定已有的是 N 进制计数器，需要得到的是 M 进制计数器。这时就有 M 小于 N 和 M 大于 N 两种情况。
例题为用 74LS192 设计一个八进制计数器：
在 N 进制的计数器的计数顺序中，使计数器的计数状态跳过 N-M 的状态，就可以得到 M
进制计数器，如例， 74LS192 是一个十进制计数器，如想得到八进制计数器，输出状态
QAQBQCQD需要从 0000―1110 状态，跳过 0001 及 1001 这两个状态。 实现跳跃的方法有置 零法和置数法这两个方法。
置零法的方式为在输入第 M 个计数脉冲 CP后，利用计数器当前的输出状态 SM 进行译 码产生清零信号加到清零端上，使计数器清零，即实现了 M 进制计数器。在计数器的有效 循环中不包括状态 SM，所以状态 SM 只在极短的时间内出现称为过渡状态。对于本例题来 说，在输入第八个时钟脉冲后，当前的输出状态 QAQBQCQD 为 0001，通过计数器输出端
QD 的高电平信号给 CLR清零端，将计数器置零，回到 0000 状态。根据以上原理设计出的
逻辑图如下图所示。
任意进制计数器设计方案三：任意进制计数器 M 大于 N 的情况
例题为用 74LS192设计一个 24 进制的计数器。
设计任意进制计数器 M 大于 N 的情况时必须要使用两个以上的 N进制集成电路进行组 合来完成 M 进制计数器的设计， 各个集成电路之间的连接方式可分为串行进位， 并行进位， 整体置零，整体置数等几种方法。
整体置零法就是将两片 N进制计数器级联成大于 M 进制的计数器，然后在计数器输出 到达 M 状态时，通过输出状态译码出清零信号同时送达两个计数器的清零端，使两个计数 器同时清零， 从而实现 M 进制，此方法类似于 M 小于 N 的置零法原理。 对于 74LS192来说， 就是在两片集成计数器输出端 QAQBQCQD到达 0010（第一片低位） 0100（第二片高位）状 态时，译出清零信号同时送到两个计数器的清零端。 根据以上设计原理设计出下面的逻辑电 路图。
整体置数法的工作原理等同于 M 小于 N 的置数法原理，首先就是将两片 N 进制计数器 联成大于 M 进制的计数器， 然后选定所设计的 M 进制状态，译码出置数端的有效工作信号， 使
N 进制计数器置入置数输入端规定的信号，跳过剩余的不用的状态，从而实现 M 进制。
用整体置数法使两片 74LS192完成 24进制的设计方法可以参考 M小于 N的置数法以及以上 的设计例题。
2. 给出用 74LS161实现 20 进制（输出能用七段数码管显示 00 ~ 19）计数器的电 路图。
U1 为低位片（十进制计数器） ，U5 为高位片（二进制计数器） 。U1 有从 “ 0000到”“1001”十 个状态，下一个状态 “1010”通过与非门 U2使CLR 为低电平，此时 U1清零。通过两片 74LS161 同步式连接，使得 U5 中的 ENT 、ENP 为高电平，在下一个脉冲到来时，开始计数。 U5 有 从“0000”到“0001”两个状态，下一个状态 “0010”通过与非门
U6，使得 U5 的 CLR 为低电平， U5 清零。U1 每 10 个状态， U5 有 1个状态。所以数码管从
00 开始计数，显示 19后，又从 00 重新开始。 仿真结果显示：由于高位片是异步置零，数码管会先显示20，再显示 00。
仿真结果：由于使用同步置零方法，数码管没有显示 20
面是最终的 20进制（输出能用七段数码管显示 00 ~ 19）计数器的电路图
