第四章同步时序逻辑电路

同步和异步时序逻辑电路的原理
同步时序逻辑电路和异步时序逻辑电路是数字电路中常见的两种
设计方式。

同步时序逻辑电路的设计原理是基于时钟信号，即在设计电路中
需要引入一个时钟信号作为同步时序电路的控制信号。

同步电路中各
个逻辑门的输入信号只能在时钟上升沿之前稳定，而在时钟上升沿后，所有逻辑门输出信号也都会变成稳定的。

同步电路的时钟控制能够确
保电路的正确性，并且在同步时序电路中，设计师只需要考虑时序问题，简化了设计流程。

异步时序逻辑电路则没有时钟信号控制。

其设计原理是基于信号
的时序间隔，该电路中每一个逻辑门的输入信号在数学“连续性”的
要求下改变其状态，没有同步电路中严格的时钟同步。

异步电路跨越
时序间隔的时间存在一定的延迟，需要设计者考虑信号传播的速度和
稳定性等问题，所以相对来说设计复杂度较高。

综上所述，同步时序逻辑电路和异步时序逻辑电路分别适用于不
同的应用场景，设计时需要根据具体情况进行选择。

同步时序逻辑电路设计的一般步骤
设计同步时序逻辑电路的一般步骤如下：
1. 确定问题需求：明确电路的功能和性能要求，了解电路所需的输入和输出信号。

2. 分析问题需求：分析输入信号的特性和逻辑关系，了解所需实现的逻辑功能。

3. 确定电路的逻辑结构：根据问题需求，确定所需逻辑模块（如触发器、计数器、状态机等）的类型和数量，并确定它们之间的连接关系。

4. 设计逻辑电路图：根据确定的逻辑结构和所需逻辑功能，绘制逻辑电路图，包括逻辑模块的输入输出端口和信号线的连接方式。

5. 进行逻辑时序设计：根据问题需求，确定逻辑元件的时序性质，如时钟频率、延迟要求等，以及逻辑元件的输入输出关系。

6. 进行逻辑优化：分析设计电路的性能指标和优化需求，可尝试对电路进行逻辑简化、速度优化或面积优化等。

7. 进行电路模拟验证：使用电路模拟器对设计的电路进行验证，确保电路的功能和性能满足设计要求。

8. 进行电路布局布线：将设计的逻辑电路转化为物理电路，在
布局设计中，要考虑电路布局的最小化、布线的最短路径和最小功耗等因素。

9. 进行静态时序分析：进行静态时序分析，检查电路中的时序相关问题，如时钟走时、数据到达时间等，以确保电路的正确性和稳定性。

10. 进行时序验证和测试：对设计的电路进行时序验证和测试，以确保电路的功能和性能满足设计要求。

11. 进行电路仿真和验证：通过仿真和验证，确认电路的正确
性和性能，以便进一步进行优化和改进。

12. 进行后续维护和优化：根据实际应用情况，进行电路的后
续维护和优化，以适应新的功能需求或改进电路的性能。

时序逻辑电路的设计，就是从给定的逻辑功能入手，通过一系列的设计过程，最终得到电路的实现方案，即逻辑电路图。

当然，最终得到的时序电路也分两种，即同步时序电路和异步时序电路。

一般来讲，完成相同的逻辑功能，异步时序电路的整体结构要比同步时序电路简单一些，但是，其设计过程也明显较后者复杂，难以掌握。

组合逻辑电路的设计过程，基本可看做分析的逆过程，类似的，同步时序路的设计过程和分析过程之间，也有互逆的特点。

★ 同步时序逻辑电路的设计步骤◆ 逻辑抽象根据逻辑要求，进行逻辑抽象，明确该电路的状态量的含义，并确定输入、输出变量和状态数；根据电路的逻辑功能，明确状态迁移关系，从而建立原始状态图。

此过程中，重点在于找到电路的状态量，理解其含义。

◆ 状态化简在原始状态图中，若两个电路状态在相同的输入条件下，得到相同的次态结果和输出结果（即状态迁移关系相同），就称这两个状态为等价状态。

显然，等价状态是可以合并的，合并后，得到该电路的最简状态图。

◆ 状态编码根据最简状态图中，状态的数量，确定需要使用的触发器的数量，并用二进制代码表示各个状态，即对状态进行编码。

至此，最初的设计要求已完全数学化，得到了一个完全数学化的状态图。

设最简状态图中，状态个数为 ，需要使用的触发器个数为，则两者数量关系上满足： 。

同时，如果 ，则意味着是从 种状态中选取 个，对电路的状态图进行赋值，这样的选择方案是不唯一的。

如果选择的编码方案得当，则可以很大程度上简化设计过程和最终得到的电路结构，反之，如果选择不当，设计出来的电路就会比较复杂。

因此，选择编码方案是有一定技巧性的。

此外，这也意味着电路存在无效状态，那么，设计完成后，需要检查电路的自启动能力。

◆ 推导逻辑表达式根据编码后的状态图，得到逻辑表达式，即电路的输出方程和触发器的状态方程。

n n M 221≤<-n M 2≠n 2M n M这一步工作中，一般是将状态图转化为表示输出信号和次态的卡诺图，并进行卡诺图法化简，从而得到对应的输出方程和状态方程。

同步时序逻辑电路设计的一般步骤1.确定需求：首先，需要明确电路的功能和性能需求。

这包括输入和输出的规格，时钟频率，输入和输出的时序关系以及其他约束条件。

2.确定设计规范：根据需求，制定电路设计的一般规范，包括数据通路、控制器、状态机等的规范。

这些规范有助于设计过程的准确性和一致性。

3.划分功能模块：将整个电路设计划分为不同的功能模块，每个模块负责实现一个具体的功能。

根据设计规范，确定各个模块的边界和功能。

4.设计每个功能模块：对于每个功能模块，进行详细的设计。

这包括选择适当的逻辑元件，如逻辑门、触发器等，进行逻辑电路设计。

根据需要，可能需要使用编码器、解码器、计数器等组件。

5.进行时序分析：对于整个电路，进行时序分析以确保时序正确性。

这包括设计验证、时序约束分析、时钟域划分和检查等步骤。

时序分析可通过模拟、仿真或形式化验证实现。

6.进行综合与布局布线：将设计转化为物理实现。

这包括综合工具的使用，将设计转换为标准单元表述。

然后进行布局布线，将标准单元放置在芯片上，并通过金属线端口互连。

这个过程需要综合工具和布局布线工具的支持。

7.进行时序优化：根据实际硬件资源和时序约束，对设计进行优化。

目标是满足时序要求并最小化资源使用。

优化方法包括逻辑重写、时钟树优化、功耗优化等。

8.进行后仿真和验证：对设计进行后仿真和验证，以确保设计的正确性和功能性。

这可以通过模拟或仿真来完成。

如果发现问题或错误，需要进行相应的调整和修改。

9.实现和测试：将优化后的设计转化为实际的电路板或芯片。

然后进行测试和验证以确保设计的正确性、可靠性和性能。

10.文档编写和更新：为了方便后续的维护和理解，对设计过程进行文档编写。

这包括设计规范、电路原理图、时序约束、布局布线规则等的文档。

同时，需要根据实际使用情况对设计进行更新和维护。

总之，同步时序逻辑电路设计是一个系统性的过程，涉及到多个步骤和环节。

这些步骤的顺序和重要性可能会因实际情况而有所不同，但总体原则是确保设计的正确性、功能性和可靠性。

数字电子技术基础第四章习题及参考答案第四章习题1．分析图4-1中所示的同步时序逻辑电路，要求：（1）写出驱动方程、输出方程、状态方程；（2）画出状态转换图，并说出电路功能。

CPY图4-12．由D触发器组成的时序逻辑电路如图4-2所示，在图中所示的CP脉冲及D作用下，画出Q0、Q1的波形。

设触发器的初始状态为Q0=0，Q1=0。

D图4-23．试分析图4-3所示同步时序逻辑电路，要求：写出驱动方程、状态方程，列出状态真值表，画出状态图。

CP图4-34．一同步时序逻辑电路如图4-4所示，设各触发器的起始状态均为0态。

（1）作出电路的状态转换表；（2）画出电路的状态图；（3）画出CP作用下Q0、Q1、Q2的波形图；（4）说明电路的逻辑功能。

图4-45．试画出如图4-5所示电路在CP波形作用下的输出波形Q1及Q0，并说明它的功能（假设初态Q0Q1=00）。

CPQ1Q0CP图4-56．分析如图4-6所示同步时序逻辑电路的功能，写出分析过程。

Y图4-67．分析图4-7所示电路的逻辑功能。

（1）写出驱动方程、状态方程；（2）作出状态转移表、状态转移图；（3）指出电路的逻辑功能，并说明能否自启动；（4）画出在时钟作用下的各触发器输出波形。

CP图4-78．时序逻辑电路分析。

电路如图4-8所示：（1）列出方程式、状态表；（2）画出状态图、时序图。

并说明电路的功能。

1C图4-89．试分析图4-9下面时序逻辑电路：（1）写出该电路的驱动方程，状态方程和输出方程；（2）画出Q1Q0的状态转换图；（3）根据状态图分析其功能；1B图4-910.分析如图4-10所示同步时序逻辑电路，具体要求：写出它的激励方程组、状态方程组和输出方程，画出状态图并描述功能。

1Z图4-1011．已知某同步时序逻辑电路如图4-11所示，试：（1）分析电路的状态转移图，并要求给出详细分析过程。

（2）电路逻辑功能是什么，能否自启动？（3）若计数脉冲f CP频率等于700Hz，从Q2端输出时的脉冲频率是多少?CP图4-1112．分析图4-12所示同步时序逻辑电路，写出它的激励方程组、状态方程组，并画出状态转换图。

自我测验题1．图T4.1所示为由或非门构成的基本SR锁存器，输入S、R的约束条件是。

A．SR=0B．SR=1C．S+R=0D．S+R=1QG22QRS图T4.1 图T4.22．图T4.2所示为由与非门组成的基本SR锁存器，为使锁存器处于“置1”状态，其RS⋅应为。

A．RS⋅=00C．RS⋅=10D．RS⋅=113．SR锁存器电路如图T4.3所示，已知X、Y波形，判断Q的波形应为A、B、C、D 中的。

假定锁存器的初始状态为0。

XYXYABCD不定不定（a）(b)图T4.34．有一T触发器，在T=1时，加上时钟脉冲，则触发器。

A．保持原态B．置0C．置1D．翻转5．假设JK触发器的现态Q n=0，要求Q n+1=0，则应使。

A．J=×，K=0B．J=0，K=×C．J=1，K=×D．J=K=16．电路如图T4.6所示。

实现AQQ nn+=+1的电路是。

4 时序逻辑电路习题解答63A AA AA ．B ．C ．D ．图T4.67．电路如图T4.7所示。

实现n n Q Q =+1的电路是 。

CPCPCPA ．B ．C ．D ．图T4.78．电路如图T4.8所示。

输出端Q 所得波形的频率为CP 信号二分频的电路为 。

1A ． B ． C ．D ．图T4.89．将D 触发器改造成T 所示电路中的虚线框内应是 。

TQ图T4.9A ．或非门B ．与非门C ．异或门D ．同或门 10．触发器异步输入端的作用是 。

A ．清0 B ．置1 C ．接收时钟脉冲 D ．清0或置1 11．米里型时序逻辑电路的输出是 。

A ．只与输入有关B ．只与电路当前状态有关C ．与输入和电路当前状态均有关D ．与输入和电路当前状态均无关12．摩尔型时序逻辑电路的输出是 。

A ．只与输入有关 B ．只与电路当前状态有关C ．与输入和电路当前状态均有关D ．与输入和电路当前状态均无关13．用n 只触发器组成计数器，其最大计数模为 。