关于基于存储器故障的测试算法探讨

0引言空间环境中存在的一些高能粒子(包括质子、中子、重离子和α粒子等)会对航天航空系统中半导体器件造成辐射损伤,威胁着航天器的安全。

空间辐射效应主要分为三类:总剂量效应、位移损伤效应和单粒子效应。

当单个高能粒子入射到半导体器件中,与器件的灵敏区域相互作用产生的电子-空穴对被器件收集所引发的器件功能异常或者器件损坏就是单粒子效应,包括单粒子翻转、单粒子闭锁、单粒子功能中断和单粒子瞬态等。

随着半导体器件的特征尺寸不断缩小,单粒子效应越来越显著,并已经成为影响宇航电子系统正常工作的主要因素。

Flash 存储器的基本单元是基于浮栅工艺的MOS管,它有两个栅:一个控制栅和一个位于沟道和控制栅之间的浮栅。

按照Flash 内部架构以及技术实现特点,可以将其分为NOR 型和NAND 型。

NOR Flash 各单元间是并联的,它传输效率高,读取速度快,具有片上执行功能,作为重要的程序和FPGA 位流存储器,大量应用于各型号航天系统。

NAND 型Flash 各存储单元间是串联的,它比NOR 架构有更高的位密度,每位的成本更低。

NAND Flash 的非易失性、低功耗、低成本、低重量等特性也使其在航天系统中得到了应用。

故对Flash 存储器的单粒子效应评价至关重要。

地面高能粒子模拟实验是目前单粒子效应研究中最常用的实验方法,它能较好地反映器件的辐射特性,常用的地面模拟源有粒子加速器提供的重离子束或质子束、252Cf 裂片模拟源、14MeV 中子源等,本文讨论的内容都是针对重离子辐照实验开展的。

目前国内单粒子效应试验均依据QJ10005标准开展,但标准中没有给出具体效应的测试方法,传统测试方法中缺失了对器件存储区与外围电路的效应区分和不同影响考虑,故本文对国内外Flash 存储器单粒子效应实验中常见效应及其测试区分方法进行综述,总结分析测试流程,为相关测试实验研究提供参考。

∗基金项目:装备领域预研基金(41402040301);军用电子元器件科研项目(1905WK0014)Flash 存储器单粒子效应测试研究综述∗黄姣英,王乐群,高成(北京航空航天大学,北京100191)摘要:随着Flash 存储器在航天系统中的大量应用,其单粒子效应评价至关重要。

基于IEEE 1500标准的嵌入式存储器测试壳的研究谈恩民;柴华;江志强【摘要】超大规模集成电路和超深亚微米技术的快速发展,促使了系统芯片(System on Chip,SoC)的产生,同时在SoC中也集成了越来越多的嵌入式存储器,因此嵌入式存储器对SoC芯片的整体性能有非常重要的影响;文章针对SoC中的嵌入式存储器的可测试性设计展开研究；文章基于IEEE1500标准针对DRAM和SRAM设计了具有兼容性的存储器的测试壳结构,并结合BIST控制嚣,在QuartusⅡ平台上,采用硬件描述语言对测试壳在不同测试指令下的有效性和灵活性进行验证,结果表明文章所设计的测试壳结构达到了预期的要求.%The generation of SoC (System on Chip, SoC) was prompted by the fast development of the very large scale integrated circuit and the deep sub~ micron technology. Meanwhile, more and more embedded memories are integrated in the SoC. So the reliability of the embedded memories has a very important impact on the overall performance of the SoC. This paper begins the study from the design for testability of embedded memories in the SoC. The paper designed a compatible test wrapper architecture for the SRAM and DRAM based on the IEEE 1500. In order to test the efficiency and accuracy of the test wrapper under different test instructions. Finally, simulation waveforms were got through using the hardware description language Verilog HDL on QuartusII, the results indicated that each module of wrapper was expected to reach the design requirements.【期刊名称】《计算机测量与控制》【年(卷),期】2012(020)010【总页数】4页(P2636-2639)【关键词】嵌入式存储器;IEEE 1500标准;测试壳【作者】谈恩民;柴华;江志强【作者单位】桂林电子科技大学电子工程与自动化学院,广西桂林541004;桂林电子科技大学电子工程与自动化学院,广西桂林541004;桂林电子科技大学电子工程与自动化学院,广西桂林541004【正文语种】中文【中图分类】TP3330 引言随着集成电路规模的不断扩大，系统已经集成到一块小芯片上。

VLSI测试技术论文VLSI简介VLSI是70年代后期研制成功的，主要用于制造存储器和微处理机。

64k位随机存取存储器是第一代超大规模集成电路，大约包含15万个元件，线宽为3微米。

目前超大规模集成电路的集成度已达到600万个晶体管，线宽达到0.3微米。

用超大规模集成电路制造的电子设备，体积小、重量轻、功耗低、可靠性高。

利用超大规模集成电路技术可以将一个电子分系统乃至整个电子系统“集成”在一块芯片上，完成信息采集、处理、存储等多种功能。

超大规模集成电路研制成功，是微电子技术的一次飞跃，大大推动了电子技术的进步，从而带动了军事技术和民用技术的发展。

超大规模集成电路已成为衡量一个国家科学技术和工业发展水平的重要标志。

也是世界主要工业国家，特别是美国和日本竞争最激烈的一个领域。

超大规模集成电路将继续得到发展。

VLSI发展思路在我国，VLSI可靠性技术经过近两个五年计划的研究和实践，发展与应用已经上了一个新台阶。

在VLSI工艺可靠性评价与保证技术方面，建立了面向国内重点集成电路研究的生产线的晶片级可靠性技术WLR，包括工艺质量评价PCM技术、可靠性评价REM技术和工艺质量控制SPC技术，为集成电路制造阶段工艺质量控制和可靠性保证提供了必要的方法和手段，为考核工艺线质量和可靠性能力水平提供了定量依据；在VLSI可靠性设计、模拟与分析技术方面，针对当前VLSI设计阶段的可靠性问题开展了针对主要失效机理的可靠性设计技术研究，自行开发了集成电路可靠性综合模拟器ISRIC，建立并逐步完善了以电子束测试、光发射故障诊断、电子微探针分析和IDDQ测试为核心的综合失效定位技术，并实施和验证了这些技术的有效性，达到了工程实用化的要求。

这些技术与90年代尤其是近几年国外普遍采用的可靠性评价方法和技术相一致，具有技术先进和实用性强的特点，在国内几条典型的集成电路生产线和多个电路产品中应用，对稳定工艺和提高工艺成品率，实现批次性工艺可靠性评价和工艺可靠性一致性监测，保证集成电路工艺平台及电路产品的可靠性发挥了重要的作用。

SoC的存储器Wrapper设计及故障测试谈恩民;马江波;秦昌明【期刊名称】《微电子学与计算机》【年(卷),期】2011(28)6【摘要】在系统芯片SoC测试中,存储器的可靠性测试是一项非常重要内容.IEEE Std 1500是专门针对嵌入式芯核测试所制定的国际标准,规范了IP核提供者和使用者之间的标准接口.基于此标准完成针对SoC存储器的Wrapper测试壳结构和控制器的设计.以32×8的SRAM为测试对象进行测试验证.结果表明,系统能够准确的诊断出存储器存在故障.【总页数】4页(P122-125)【关键词】SoC存储器;IEEE;Std;1500;测试外壳【作者】谈恩民;马江波;秦昌明【作者单位】桂林电子科技大学电子工程与自动化学院【正文语种】中文【中图分类】TP206【相关文献】1.Xilinx将推出16nm的FPGA和SoC，融合存储器、3D-on-3D和多处理SoC 技术 [J],2.SoC系统中AHB/VCI Wrapper的设计及验证 [J], 时岩3.TSV Minimization for Circuit — Partitioned 3D SoC Test Wrapper Design[J], Yuan-Qing Cheng;Lei Zhang;Yin-He Han;Xiao-Wei Li4.Re-Optimization Algorithm for SoC Wrapper-Chain Balance Using Mean-Value Approximation [J], NIU Daoheng;WANG Hong;YANGShiyuan;CHENG Benmao;JIN Yang5.基于Biogeography的SoC测试Wrapper扫描链设计算法 [J], 朱爱军;李智;许川佩;胡聪;牛军浩因版权原因，仅展示原文概要，查看原文内容请购买。

存储器动态老炼试验对提高存储器的使用可靠性有着重要的作用。

本文以SRAM器件为例，详细阐述了存储器动态老炼试验方法的研究方案，并实现了SRAM器件的动态老炼。

该方法具有通用性，也适用于其它类型存储器的动态老炼试验。

存储器是一种常用的数字集成电路，其应用领域极为广泛，凡是需要记录数据或各种信号的场合都离不开它，尤其在计算机中，存储器是不可缺少的一个重要组成部分。

在军事、航空航天等领域，存储器也有着广泛的应用，军事、航空航天等领域对其质量保证的可靠性提出了更高的要求，然而电路在大批量生产制造的过程中由于人的因素、制造设备、生产材料、制造工艺、生产环境等不确定的因素，可能会造成生产完成的部分集成电路内部存在缺陷。

可靠性筛选是剔除器件早期失效的重要手段，能够在器件使用前对器件进行有效的筛选，而老炼是可靠性筛选中的重要一环，是剔除早期失效、提高电路可靠性的有效手段。

因此，研究存储器动态老炼试验方法，通过动态老炼试验能有效剔除早期失效产品，进而提高存储器的使用可靠性和稳定性。

1 元器件老炼试验简介元器件老炼试验是元器件筛选试验项目之一，它是在规定的时间通过给元器件施加相应的温度应力和电应力，使元器件内部的潜在缺陷得以快速暴露，这样能够剔除元器件的早期失效产品。

元器件老炼试验是非破坏性试验，其本质上是通过热应力和电应力加速元器件内部原子和分子的物理和化学发应，从而使得有潜在缺陷的元器件发生如击穿、断裂、氧化和电迁移等失效。

按照“浴盆曲线”模型，元器件的老炼试验主要是在元器件寿命周期早期阶段剔除早期失效元器件，使合格器件迅速进入失效率恒定且较低的偶然失效期，在偶然失效期元器件能够保持较低的失效率，保证了元器件最终的使用可靠性。

老练试验又包括以下两种试验：（1）静态老炼静态老炼主要是在规定的温度应力下给元器件施加一个恒定的电压（通常是额定电源电压），使杂质能够快速的迁移到器件表面。

元器件的输入管脚和连接到电源端，且需要并联的接入电阻，这样元器件内部晶体管为反偏状态，元器件处于静态的一个工作状态。

动态条件下ECC存储器的容错能力评估第一章引言随着现代信息技术的迅猛发展，存储器的容错能力变得至关重要。

特别是在动态条件下，误码率的增加对于数据的可靠性和稳定性产生了严重影响。

为了保证数据在动态环境下的完整性，ECC（纠错码）存储器被广泛应用。

本文将探讨动态条件下ECC 存储器的容错能力评估方法和技术。

第二章 ECC存储器的原理ECC存储器是一种能够检测和纠正错误的存储器系统。

它通过冗余的数据位与原始数据位进行校验和纠正，以提高存储器的完整性。

ECC算法根据错误检测与纠正的需求，实现不同的纠错能力。

常见的ECC算法包括Hamming码、BCH码和RS码等。

第三章动态条件下误码率模型在动态条件下，误码率的模型与静态条件下有所不同。

动态条件下，包括环境温度、电压噪声、射频干扰等因素都可能导致误码率的增加。

因此，评估动态条件下的ECC存储器容错能力需要建立适当的误码率模型。

第四章容错能力评估方法容错能力评估方法包括理论分析和实际测试两种。

理论分析方法基于数学模型，通过对存储器系统的建模和分析，预测其容错能力。

实际测试方法则通过测试样本的设计、存储器实验以及结果分析，获取容错性能数据。

综合两种方法可以更准确地评估动态条件下ECC存储器的容错能力。

第五章 ECC容错算法的改进针对动态条件下的ECC存储器容错能力评估，可以通过改进ECC算法来提高存储器的容错能力。

例如，在存储器中引入更高级别的纠错码，增加冗余位的数量，或者优化纠错编码的算法等。

这些改进可以提升存储器对动态条件下误码率的容错性能。

第六章实验与案例分析通过实验和案例分析，可以验证新算法或技术对动态条件下ECC存储器容错能力的改善效果。

设计合适的实验样本和测试环境，获取实验数据并进行结果分析，以评估新技术的实用性和可行性。

第七章结论动态条件下ECC存储器的容错能力评估是保证数据可靠性和稳定性的重要手段。

通过建立合适的误码率模型，采用适当的评估方法，可以科学准确地评估存储器的容错能力。

基于March C+算法的SRAM BIST设计张志超;侯立刚;吴武臣【摘要】In order to increase controllability and ohservability in memory testing and to reduce the testing time, a BIST design hased on March C+ algorithm for a 32-bits SRAM in LEON processor is proposed, in which SRAM fault model and BIST implementation are discussed. The designed BIST circuit can well connect with system. and only increase few I/O ports. Simulation results prove that the BIST design has good fault coverage without increasing chip area.%为了增加存储器测试的可控性和可观测性,减少存储器测试的时间和成本开销,在此针对LEON处理器中的32位宽的SRAM进行BIST设计.采用March C+算法,讨论了SRAM的故障模型及BIST的实现.设计的BIST电路可以与系统很好的相连,并且仅增加很少的输入/输出端口.仿真结果证明,BIST的电路的加入在不影响面积开销的同时,能够达到很好的故障覆盖率.【期刊名称】《现代电子技术》【年(卷),期】2011(034)010【总页数】3页(P149-151)【关键词】SRAM;BIST;March C+算法;故障模型【作者】张志超;侯立刚;吴武臣【作者单位】北京工业大学集成电路与系统集成实验室,北京,100124;北京工业大学集成电路与系统集成实验室,北京,100124;北京工业大学集成电路与系统集成实验室,北京,100124【正文语种】中文【中图分类】TN402-340 引言当前集成电路的规模越来越大，片上存储设备也越来越重要。

FLASH测试1．引言随着当前移动存储技术的快速发展和移动存储市场的高速扩大，FLASH型存储器的用量迅速增长。

FLASH芯片由于其便携、可靠、成本低等优点，在移动产品中非常适用。

市场的需求催生了一大批FLASH芯片研发、生产、应用企业。

为保证芯片长期可靠的工作，这些企业需要在产品出厂前对FLASH存储器进行高速和细致地测试，因此，高效FLASH存储器测试算法的研究就显得十分必要。

不论哪种类型存储器的测试，都不是一个十分简单的问题，不能只将存储器内部每个存储单元依次测试一遍就得出结论，这是因为每一个存储单元的改变都有可能影响存储器内部其他单元的变化（这种情况又是常常发生的）。

这种相关性产生了巨大的测试工作量［1］。

另外，FLASH存储器有其自身的特点，它只能将存储单元内的数据从“1”写为“0”，而不能从“0”写为“1”，若想实现“0”－>“1”操作，只能把整个扇区或整个存储器的数据擦除，而擦除操作要花费大量的时间。

FLASH存储器还有其他特性，比如读写速度慢、写数据之前要先写入状态字、很多FLASH只适于顺序读写而不适于跳转操作等，这些特点都制约了FLASH 存储器的测试。

为解决FLASH测试中的这些问题，人们提出了应用内建自测试［2］或利用嵌入式软件［3］等测试方法测试相关性能，都取得了比较好的效果，但这些方法大多不适用于利用测试仪进行批量的产品测试。

而多数对通用存储器测试很有效的算法，由于受到FLASH器件自身的限制（如不能不能直接从“0”写为“1”），很难直接适用于FLASH测试。

文本在简单介绍FLASH芯片的结构与特点之后，说明了FLASH存储器测试程序原理。

在此基础上，分析和改进了几种通用的存储器测试方法，使之能有效地应用于FLASH测试中。

这些方法简单高效，故障覆盖率高，并且可以快速预先产生，与其他一些测试算法［4］[5]相比，更适于应用在测试仪中进行工程测试。

本文分析了这些方法的主要特点，在此基础之上，介绍了实际FLASH存储器测试中应用的流程。

Ｓ　ＲＡＭ故障模翟的检测方法与应用　冯军宏，简维廷，刘云海　（中芯国际品质与可靠性中心，上海，２０１２　０３）　

摘要：静态随机存储器（Ｓｔａｔｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓ　Ｓ　Ｍｅｍｏｒｙ，ＳＲＡＭ）的功能测试用来检测该集成电路（Ｉｃ）　是否有功能缺陷，而目前大部分测试程序都只是集中在如何提高ＩＣ测试覆盖度，却很少能够做到检测　Ｉｃ是否有缺陷的同时分析这些缺陷的物理失效机理。本文介绍了一种利用不同测试算法组合测试的方　法，在检测ＩＣ是否有缺陷同时，还能进行失效故障模型的分析，进一步利用该故障模型可以推测出具体　的物理失效机理。该方法能显著提高测试中电性失效分析（ＥＦＡ）的能力，进而提高了物理失效分析和Ｉｃ　制程信息反馈的效率和能力。　关键词：ＳＲＡＭ；测试流程；故障模型；失效机理；失效分析；电性分析　

ＳＲＡＭ　Ｆａｕｌｔ　Ｍｏｄｅｌ　Ｔｅｓｔ　Ｍｅｔｈｏｄｓ　ａｎｄ　Ａｐｐｌｉｃａｔｉｏｎｓ　Ｄａｎｎｉｅｌ　Ｆｅｎｇ，Ｗｅｉ－Ｔｉｎｇ　Ｋａｒｙ　Ｃｈｉｅｎ，Ｇｒａｎｔ　Ｌｉｕ　（ＳＭＩＣ，Ｃｅｎｔｅｒ　ｏｆ　Ｃｏｒｐｏｒａｔｅ　Ｑｕａｌｉｔｙ　ａｎｄ　Ｒｅｌｉａｂｉｌｉｔｙ，Ｓｈａｎｇｈａｉ，２０１２０３，Ｃｈｉｎａ）　

Ａｂｓｔｒａｃｔ：ＳＲＡＭ（Ｓｔａｔｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）ｆｕｎｃｔｉｏｎａｌ　ｔｅｓｔｓ　ｎｏｒｍａｌｌｙ　ｃｈｅｃｋ　ｗｈｅｔｈｅｒ　ｔｈｅ　ｓａｍｐｌｅｓ　ｈａｖｅ　ｆｕｎｃ—　ｔｉｏｎａｌ　ｆａｉｌ．Ｍｏｓｔ　ｃｕｒｒｅｎｔ　ｔｅｓｔｓ　ｆｏｃｕｓ　ｏｎ　ｐｒｏｍｏｔｉｎｇ　ｈｉｇｈｅｒ　ｔｅｓｔ　ｃｏｖｅｒａｇｅ　ｂｕｔ　ｃａｎｎｏｔ　ａｎａｌｙｚｅ　ａｎｄ　ｉｄｅｎｔｉｆｙ　ｔｈｅ　ｃｏｒｒｅｓｐｏｎｄ—　ｉｎｇ　ｆａｉｌｕｒｅ　ｍｅｃｈａｎｉｓｍｓ　ａｔ　ｔｈｅ　ｓａｍｅ　ｔｉｍｅ．Ｔｈｉｓ　ｐａｐｅｒ　ｐｒｏｐｏｓｅｓ　ａ　ｔｅｓｔ　ｓｔｒａｔｅｇｙ　ｕｓｉｎｇ　ｂｒａｎｄ　ｎｅｗ　ｆｌｏｗ　ｏｆ　ｔｅｓｔｉｎｇ　ａｌｇｏｒｉｔｈｍｓ　ｔｈａｔ　ｎｏｔ　ｏｎｌｙ　ｄｅｔｅｃｔ　ｆｕｎｃｔｉｏｎａｌ　ｆａｉｌ　ｂｕｔ　ａｌｓｏ　ｃａｎ　ｉｄｅｎｔｉ￣ｔｈｅ　Ｆａｕｌｔ　Ｍｏｄｅｌ　ａｎｄ　ｓｕｂｓｅｑｕｅｎｔｌｙ　ｃａｎ　ｆｕｒｔｈｅｒ　ｄｅｄｕｃｅ　ｔｈｅ　ｐｏｓ——　ｓｉｂｌｅ　ｃｏｒｒｅｓｐｏｎｄｉｎｇ　ｆａｉｌｕｒｅ　ｍｅｃｈａｎｉｓｍｓ．Ｔｈｉｓ　ｍｅｔｈｏｄ　ｓｉｇｎｉｆｉｃａｎｔｌｙ　ｉｍｐｒｏｖｅｓ　ｔｈｅ　ｃａｐａｂｉｌｉｔｙ　ｏｆ　ＥＦＡ（Ｅｌｅｃｔｒｉｃａｌ　Ｆａｉｌｕｒｅ　Ａｎａｌｙｓｉｓ）ａｎｄ　ｔｈｅｒｅｆｏｒｅ　ｆｕｒｔｈｅｒ　ｅｎｈａｎｃｅｓ　ｔｈｅ　ｅｆｆｉｃｉｅｎｃｙ　ｏｆ　ｓｕｂｓｅｑｕｅｎｔ　ＦＡ　ａｎｄ　ｆｅｅｄｂａｃｋ　ｏｆ　ＩＣ　ｐｒｏｅｅｓｓｉｎｇ．