VHDL语言与数字集成电路设计报告指导老师：张鹰全加器的延迟分析引言：全加器是用门电路实现两个二进制数相加并求出和的组合线路，称为一位全加器。
一位全加器可以处理低位进位，并输出本位加法进位。
多个一位全加器进行级联可以得到多位全加器。
本次设计首先介绍一位全加器的功能，电路原理图，接着主要对全加器电路进行延迟分析，包括传输延迟和惯性延迟的分析。
通过对全加器电路延迟的分析，以达到对信号运算中时间延迟的深入理解。
1． 全加器电路的功能表1 半加器逻辑真值表根据以上真值表得到半加器逻辑表达式为:s = a ⊕b=[a*b+(a+b)’]’co = a*b全加器在半加器基础上可以实现带低位进位的功能，其电路逻辑真值表如表2：表2 全加器逻辑真值表根据以上真值表可知全加器逻辑表达式：s ＝a ⊕b ⊕cinco ＝a*b ＋cin*（a ⊕b ）2．全加器电路原理图根据以上可知，全加器可以由两个半加器组成，结构图如图1所示：图1 两个半加器组成全加器结构图从半加器逻辑表达式得全加器整体电路原理图如图2所示：图2 全加器电路原理图3．全加器电路延迟分析在以上全加器电路原理图中，只涉及到三个基本逻辑门，分别是非门，与非门，或非门，假设三个门的延迟如表3所示：表3 三个基本逻辑门的延迟模型从而根据最长路径延迟10ns和惯性延迟6ns,得到cin到s的输出传输延迟为10ns-6ns=4ns延迟。
4．全加器电路VHDL代码及modelsim仿真图：对于全加器电路的输入惯性延迟和输出传输延迟模型可由图3表示：图3 全加器惯性延迟和传输延迟等效模型跟据上图延迟模型，可以写出相应VHDL代码。
对于co端口，其延迟部分的VHDL代码如下：a_buffer <=a_in after 8ns;b_buffer<=b_in after 8ns;cin_buffer<=cin_in after 6ns;a<=transport a_buffer after 14ns;b<=transport b_buffer after 14ns;cin<=transport cin_buffer after 6ns;即可以得到输入端口a,b,cin到输出端口co的延迟描述。
一，实验结果分析实验一：Quartus II 原理图输入法设计（2）实验名称：设计实现全加器实验任务要求：用实验内容（1）中生成的半加器模块和逻辑门设计实现一个全加器，仿真并验证其功能，并下载到实验板测试，要求用拨码开关设定输入信号，发光二极管显示输出信号。
原理图：仿真波形图：仿真波形图分析：输入a,b代表加数与被加数，输入c代表低位向本位的进位。
输出s代表本位和，输出co代表向高位的进位。
可得真值表为：实验三：用VHDL设计与实现时序逻辑电路（3）实验名称：连接8421计数器，分频器和数码管译码器实验任务要求：用VHDL语言设计实现一个带异步复位的8421码十进制计数器，分频器的分频系数为25k，并用数码管显示数字。
VHDL代码：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;entity div isport(clk1 : in std_logic;clk_out : out std_logic);end;architecture d of div issignal cnt : integer range 0 to 12499999;signal clk_tmp : std_logic;beginprocess(clk1)beginif (clk1'event and clk1='1') thenif cnt=12499999 thencnt<=0;clk_tmp<= not clk_tmp;elsecnt<=cnt+1;end if;end if;end process;clk_out<=clk_tmp;end;LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY count10 ISPORT(clk2,clear2:IN STD_LOGIC;q:OUT STD_LOGIC_VECTOR(3 DOWNTO 0)); END count10;ARCHITECTURE count OF count10 ISSIGNAL q_temp:STD_LOGIC_VECTOR(3 DOWNTO 0);BEGINPROCESS(clk2,clear2)BEGINIF clear2='1' THEN q_temp<="0000";ELSIF (clk2'event AND clk2='1') THENIF q_temp="1001" THENq_temp<="0000";ELSEq_temp<=q_temp+1;END IF;END IF;END PROCESS;q<=q_temp;END count;LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;use IEEE.STD_LOGIC_UNSIGNED.ALL;USE IEEE.STD_LOGIC_ARITH.ALL;ENTITY seg7 ISPORT(a:IN STD_LOGIC_VECTOR(3 DOWNTO 0); b: OUT STD_LOGIC_VECTOR(6 DOWNTO 0); cat1:OUT STD_LOGIC_VECTOR(5 DOWNTO 0) );END seg7;ARCHITECTURE show OF seg7 ISBEGINPROCESS(a)BEGINCASE a ISWHEN"0000"=>b<="1111110";WHEN"0001"=>b<="0110000";WHEN"0010"=>b<="1101101";WHEN"0011"=>b<="1111001";WHEN"0100"=>b<="0110011";WHEN"0101"=>b<="1011011";WHEN"0110"=>b<="1011111";WHEN"0111"=>b<="1110000";WHEN"1000"=>b<="1111111";WHEN"1001"=>b<="1111011";WHEN OTHERS=>B<="0000000";END CASE;END PROCESS;cat1<="111011";END show;LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;use IEEE.STD_LOGIC_UNSIGNED.ALL;entity jishuqi8421 isport(clk,clear:IN STD_LOGIC;cout:OUT STD_LOGIC_VECTOR(6 DOWNTO 0); cat:OUT STD_LOGIC_VECTOR(5 DOWNTO 0) );end jishuqi8421;architecture ji of jishuqi8421 iscomponent div25mport(clk1 : in std_logic;clk_out : out std_logic);end component;component count10PORT(clk2,clear2:IN STD_LOGIC;q:OUT STD_LOGIC_VECTOR(3 DOWNTO 0)); end component;component seg7PORT(a:IN STD_LOGIC_VECTOR(3 DOWNTO 0); b: OUT STD_LOGIC_VECTOR(6 DOWNTO 0); cat1:OUT STD_LOGIC_VECTOR(5 DOWNTO 0) );end component;signal c:std_logic;signal d:std_logic_vector(3 downto 0);beginu1:div port map(clk1=>clk,clk_out=>c);u2:count10 port map(clk2=>c,clear2=>clear,q=>d); u3:seg7 port map(a=>d,b=>cout,cat1=>cat);end ji;仿真波形图：（由于实际使用的50000000分频不方便仿真，仿真时使用12分频）仿真波形图分析：每隔12个时钟信号计数器的值会增加1，直到计数器的值为9时，再次返回0计数。
EDA实验报告-实验2-数码管扫描显⽰电路暨南⼤学本科实验报告专⽤纸课程名称 EDA 实验成绩评定实验项⽬名称数码管扫描显⽰电路指导教师郭江陵实验项⽬编号 02 实验项⽬类型验证实验地点 B305 学院电⽓信息学院系专业物联⽹⼯程组号： A6⼀、实验前准备本实验例⼦使⽤独⽴扩展下载板EP1K10_30_50_100QC208(芯⽚为EP1K100QC208)。
EDAPRO/240H 实验仪主板的VCCINT 跳线器右跳设定为3.3V ；EDAPRO/240H 实验仪主板的VCCIO 跳线器组中“VCCIO3.3V ”应短接，其余VCCIO 均断开；独⽴扩展下载板“EP1K10_30_50_100QC208”的VCCINT 跳线器组设定为 2.5V ；独⽴扩展下载板“EP1K10_30_50_100QC208”的VCCIO 跳线器组设定为3.3V 。
请参考前⾯第⼆章中关于“电源模块”的说明。
⼆、实验⽬的1、了解时序电路设计。
2、制作⼀个数码管显⽰的7段译码电路，以备以后调⽤。
三、实验原理在电⼦电路显⽰部分⾥，发光⼆极管（LED ）、七段显⽰数码管、液晶显⽰（LCD ）均是⼗分常见的⼈机接⼝电路。
通常点亮⼀个LED 所需的电流在5~20mA 之间，电流愈⼤，LED 的亮度也⾼，相对的使⽤寿命也愈短。
若以10mA 导通电流来估算⼀个接5V 的串接电阻值计算应为：（5－1.6）/10mA ≈0.34K Ω。
七段显⽰数码管分为共阳、共阴⼆种极性。
它们等效成⼋个LED 相连电路。
共阴极七段显⽰器的LED 位置定义和等效电路共阴极七段显⽰码⼗六进制转换表四、实验内容⽤拨码开关产⽣8421BCD 码，CPLD 器件产⽣译码及扫描电路，把BCD 码显⽰在LED 数码管上，通过改变扫描频率观察数码管刷新效果。
五、实验要求学习在MAX+PLUS II 中使⽤VHDL 设计功能模块，并将所⽣成的功能模块转换成MAX+PLUS II 原理图的符号库，以便在使⽤原理图时调⽤该库。
华侨大学工学院实验报告课程名称：ADS射频电路设计基础与典型应用实验项目名称：增益压缩和大信号S参数仿真分析学院：工学院专业班级：11信息工程姓名：崔洪铭学号：1195111004指导教师：唐加能预习报告一、实验目的本节实验课程将通过给出一个增益压缩例程原理图和大信号S参数仿真历程原理图,并将其电路通过仿真来实现，从而帮助大家对这两种模型有进一步的理解与认识。
二、实验仪器PC，ADS仿真软件三、实验原理增益压缩仿真中各项需要用到的模型介绍（1）放大器模型Amplifier放大器Amplifier是一个系统原件，这个放大器既没有子电路，也没有电路模型，而是给出了放大器的参数，放大器的参数已经在原理图中显示出来放大器参数的含义如下：S21=dbpolar(10,0),表示放大器的增益为10dbS11=polar(0.0),表示放大器输入端的反射系数为0S22=0+J*0，表示放大器输出端口的反射系数为0S12=0,表示放大器的反向传输为0，为单向放大器。
Psat=25,表示放大器的功率饱和值为25Bm.如果用户自己搭建原理图，在原理图中插入并设置系统级放大器的步骤如下：·在原理图的元件面板列表上，选择项，元件面板上出现与放大器和混频器对应的原件图标，如图1所示图1·在图1所示的元件面板上，选择Amp元件插入原理图的画图区，在画图区Amp元件显示为Amplifier元件·双击画图区的Amplifier元件，可以打开对话框，由对话框可以设置放大器的参数（2）终端负载Term在增益压缩仿真，输出端口加终端负载Term。
这里输出端口为Term2,这个输出端口的特性阻抗为50Ω图2 Term电路模型（3）频域功率源在输入端口为频域功率源，这里的频域功率源的设置如下P_1Tone,表示频域功率源为单频源，谐波平衡仿真只有一个基准频率。
Z=50Ohm,表示频域功率源的内阻为50ΩP=dbmtow（PIN）表示频域功率源的输出功率为变量Pin，Pin的单位为dBm.Freq=RFfreq,表示频域功率源的频率为变量。
