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第6章原理图输入设计方法PPT课件

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Altium Designer 16电路设计 第六章 绘制层次电路原理图

Altium Designer 16电路设计 第六章 绘制层次电路原理图
放置图纸入口并设置属性设置端口名称设置线束类型63层次电路原理图的绘制方法放置信号线束图63063层次电路原理图的绘制方法634自下而上的层次原理图绘制方法自下而上的层次原理图绘制方法根据功能先绘制子原理图然后由hdl文件或图纸生成图表符再把生成的图表符组合连接起来形成顶层电路图即母图自下而上的层次原理图绘制完成
图6-14
6.3层次电路原理图的绘制方法
再将光标移到图纸符号内部的指定位置，按下键盘上【TAB】按键，弹出图纸入口 属性对话框，如图6-15所示
① ② ③
图6-15
6.3层次电路原理图的绘制方法
（2）设置图纸入口属性。 图纸入口属性对话框的主要属性如下： 【名称】 图纸入口的名称，必须与子电路图中端口的名称一致，下拉列表 中包含已自动识别出的名字；值得注意的是，图纸入口名称不能含有“.” 等非法符号，否则会出错，如要表示P1.0端口，命名为P10即可，如要表示 P1.0~P1.7端口，则命名为P1[0..7]即可。 【线束类型】 如果应该的子图中有多个线束，则需要手工添加或选择线束 类型，添加或选择线束类型后，后面的【I/O类型】就不需要重新定义。 【I/O类型】 端口信号输入/输出类型，即端口中信号的流向，共有四个选 项，其含义如下： 【Unspecified】不确定 【Output】输出 【Input】输入 【Bidrectional】双向 【锁定】 固定图纸入口符号的位置。
图6-18
6.3层次电路原理图的绘制方法
6．绘制子原理图 完成顶层原理图即母图的绘制后，由各图纸符号产生相对于的子原理图， 具体操作步骤如下： （1）产生子原理图文件。 单击【设计】→【产生图纸】，此时光标变成一个十字型，移动光标到 图纸符号上，单击左键，自动生成一个与图纸符号名称一致的子原理图 文件，里面有与图纸符号入口相对应的输入/输出端口。以产生显示模块 子原理图文件为例，如图6-19所示：

西门子S7-200 SMART PLC原理及应用教程课件第六章

西门子S7-200 SMART PLC原理及应用教程课件第六章

3)动力头快进到工进位置时，输入信号I0.1有效；指令“SCRT SO.2"对应的状态继电器 SO.2的状态由“0”变为“1”，操作系统使状态继电器SO.1的状态由“1”变为“0”，快进活动步 变为静止步，状态继电器SO.1对应的SCR段程序不再被执行。系统从快进步转换到T进步，
输出信号QO.O变为OFF，QO．1变为ON，动力头工进。 4)动力头工进到位后，输入信号10.2有效；指令“SCRTSO.3"对应的状态继电器SO.3的状
5)动力头快退返回原位后，输入信号IO．O有效；指令“SCRT SO.O’’对应的状态继电器 SO．O的状态由“0”变为“1”，操作系统使状态继电器SO.4的状态由“1”变为“0”，动力头快 退步由活动步变为静止步，状态继电器SO．4对应的S（、R段程序不再被执行，输出信号
Q0.2变为OFF，动力头停止运行。系统从快退步转换到初始步，在原位等待起动信号。
表6-1 S7-200 PLC顺序控制指令
第三节 顺序控制的梯形图编程方法
使用S7-200 Smart系列PLC顺序流程指令需要注意以下几点。 1）顺序控制指令仅对状态继电器S有效，S也具有一般继电器的功能，对它还 可使用与其他继电器一样的指令。 2）SCR段程序（LSCR至SCRE之间的程序）能否执行，取决于该段程序对应的 态器S是否被置位。另外，当前程序SCRE（结束）与下一个程序LSCR（开始） 之间程序不影响下一个SCR程序的执行。 3）同一个状态器S不能用在不同的程序中，如主程序中用了S0.2，在子程序 中不能再使用它。 4）SCR段程序中不能使用跳转指令JMP和LBL，即不允许使用跳转指令跳人、 到ISCR程序或在SCR程序内部跳转。 5）SCR段程序中不能使用FOR.NEXT和END指令。 6）在使用SCRT指令实现程序转移后，前SCR段程序变为非活动步程序，该程 序的元件会自动复位，如果希望转移后某元件能继续输出，可对该元件使用 置位或复位指令在非活动步程序中，PLC通电常ON触点SMO.O也处于断开状 态。

微电子第六章集成电路计算机辅助设计

微电子第六章集成电路计算机辅助设计
2 版图设计 包括下述三方面工作。
(1)版图生成
对数字电路，目前已有不少版图白动设计软件。但是对模拟集成电路， 基本还要依靠手工设计，即调用版图设计软件中的版图绘制模块，由 设计人员以人机交互方式完成版图的绘制。
(2)版图校验
为了保证生成的版图“正确无误”，一般需要进行下述3方面校验工作。 (a)设计规则校验(DRC：Design Rules check)：检查版图几何尺寸是否
6.1.1 计算机辅助设计（CAD)和设计自动 化(DA)
1 设计自动化[DA]
如果计算机能根据集成电路的设计指标要求， 自动完成电路设计和版图设计任务，就称之为设 计自动化(Design Automation)。
2 计算机辅助设计[CAD]
目前在集成电路的设计领域内，只对个别的情况， 例如采用可编程逻辑阵列 (PLA)结构实现的集成 电路，做到了设计自动化。大部分集成电路设计 中，要由 “人”为主导，同时需借助于计算机帮 助入工迅速而准确地完成设计任务。
6.1.2 CAD技术的优点
(a)减轻人工劳动，缩短设计周期：在集成电路版图 设计中要绘制、修改版图并要处理大量数据。
(b)保证设计的正确性：用手工方法绘版图和统计坐 标数据时，在几十万甚至几百万个矩形图形和坐 标数据中山现个别错误几乎是不可避免的。
(c)提高设计质量、节省设计费用：采用CAD技术可 以不必经过投片，而在线路设计阶段可对不同方 案进行计算机模拟分析，选取出较好的方案，并 进而对择优选用的电路进行灵敏度分桥、容差分 析和中心值优化设计，在提高设计质量的同时又 节省了研制费用。
6.2.2 OrCAD／Capture CIS软件
1. Capture CIS软件的构成
6.2.2 OrCAD／Capture CIS软件

EDA简介PPT课件

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6. EDA的发展趋势
• IC设计的发展方向：单片系统或称系统集成芯片， 即在一个芯片上完成系统级的集成。
• 更趋于电路行为级的硬件描述语言，如SystemC、 Superlog及系统级混合仿真工具，可以在同一个开发 平台上完成高级语言，如C/C++等，与标准HDL语言 （Verilog HDL、VHDL） 或其他更低层次描述模块 的混合仿真。
• FPGA与ASIC正在互相融合，取长补短。
• 目前，许多PLD公司开始为ASIC提供FPGA 内核。
• 现在，传统ASIC和FPGA之间的界限正变得模糊。 系统级芯片不仅集成RAM和微处理器，也集成FPGA。
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13
二、 EDA设计流程及其工具 FPGA/CPLD设计流程
应用于FPGA/CPL.D的EDA开发流程
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2
1. EDA技术实现目标
利用EDA技术进行电子系统设计，最后的目标 是完成专用集成电路ASIC的设计和实现。
三条实现途径： 1)超大规模可编程逻辑器件***
主流器件：
FPGA（Field Programmable Gate Array) CPLD (Complex Programmable Logic Device)
生产工艺直接相关，因此可移植性差；
（5）只有在设计出样机或生产出芯片后才能进行实测。
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11
采用EDA技术的优点：
（1）采用硬件描述语言作为设计输入； （2）库（Library）的引入；（支持自动设计） （3）设计文挡的管理； （4）强大的系统建模、电路仿真功能； （5）具有自主知识产权； （6）开发技术的标准化、规范化以及IP核的可利用性； （7）适用于高效率大规模系统设计的自顶向下设计方案； （8）全方位地利用计算机自动设计、仿真和测试技术； （9）对设计者的硬件知识和硬件经验要求低； （10）与以CPU为主的电路系统相比，高速性能好； （11）纯硬件系统的高可靠性。

计算机体系结构完整讲义ppt课件

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• 计算机的更新换代
– 第一代：电子管计算机 – 第二代：晶体管计算机
硬件设计公理： 越小越快
– 第三代：中小规模集成电路
– 第四代：大或超大规模集成电路
– 第五代：VLSI(甚大规模集成电路)
计算机性能的大幅度提高和更新换代，一方面依靠 器件的不断更新，同时也依赖系统结构的不断改进。
30
二 按计算机系统成本分类
• 是对计算机系统中各机器级之间界面的划 分和定义，以及对各级界面上、下的功能 进行分配
– 1964年，IBM/360系列机的总设计工程师G.M. Amdahl、G.A. Blauw、F.P. Brooks等人提出。 也称体系结构。
– 是从程序员的角度所看到的系统的属性，是 概念上的结构和功能上的行为
• 1.2.2 计算机系统的设计方法
• ---软硬件舍取的基本原则 • ---计算机系统设计者的主要任务 • ---计算机系统设计的基本方法 （三种）
• 计算机语言：是用以描述控制流程的、 有一定规则的字符集合
– 语言不是专属软件范畴，可以介属于计算机 系统的各个层次，具有不同作用
4
1.1.1计算机系统的多级层次结构
从使用语言的角度上，将计算机系统 看成按功能划分的多级层次结构
机器、汇编、高级、应用语言
低级
高级
后者比前者功能更强、使用更方便；
而前者是后者发展的基础，在单条指令的 执行速度相比较，前者更快。
•第1章 •第2章 •第3章 •第4章 •第5章 •第6章
计算机系统设计基础 数据表示与指令系统性能分析 流水技术和向量处理 阵列计算机 多处理机系统 数据流计算机
1
第1章 计算机系统设计基础
• 1.1 计算机系统的基本概念 • 1.2 计算机系统的设计技术 • 1.3 计算机系统的性能评价 • 1.4 计算机系统结构的发展

数字信号处理 第6章

数字信号处理 第6章

H ( z ) h( n) z n
n 0
N 1
(6.1.2)
(6.1.1)式中的H(z)称为N阶IIR数字滤波器系统函数; (6.1.2) 式中的H(z)称为N－1阶FIR数字滤波器系统函数。这两种 数字滤波器的设计方法有很大区别，因此下面分成两章分 别进行学习。
第6章 无限脉冲响应数字滤波器的设计
s 20 lg
| H (e j0 ) |
j s
dB
(6.1.4b)
p 20 lg | H (e
j p
) | dB
(6.1.5)
s 20 lg | H (e js ) | dB
(6.1.6)
第6章 无限脉冲响应数字滤波器的设计
当幅度下降到 2 / 2 时，标记ω=ωc，此时 p 3dB，称 ωc为3 dB通带截止频率。ωp、ωc和ωs统称为边界频率， 它们是滤波器设计中所涉及到的很重要的参数。对其他 类型的滤波器，(6.1.3b)式和(6.1.4b)式中的H(ej0)应改 成
拟滤波器得到系统函数Ha (s)，然后将Ha(s)按某种方法转
换成数字滤波器的系统函数H(z)。这是因为模拟滤波器的 设计方法已经很成熟，不仅有完整的设计公式，还有完善
的图表和曲线供查阅； 另外，还有一些典型的优良滤波
器类型可供我们使用。直接法直接在频域或者时域中设计 数字滤波器，由于要解联立方程，设计时需要计算机辅助 设计。FIR滤波器不能采用间接法，常用的设计方法有窗 函数法、频率采样法和切比雪夫等波纹逼近法。
第6章 无限脉冲响应数字滤波器的设计
图6.1.3所示的单调下降幅频特性，p和s别可以表
示为
p 20 lg
| H (e j0 ) | | H (e

第六讲1 原理图设计输入 3-8译码器的设计


东北石油大学
EDA原理与应用
1）、软件的启动：
进入Altera 软件包，打开MAX+plus II 10.0 软件,如下图所示。
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EDA原理与应用
2）、启动File \ New 菜单，
弹出设计输入方式选择窗口，如下图所示：
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3）、选择Graphic Editor File，单击ok 按钮： 打开原理图编辑器，进入原理图设计输入电路编辑状态，如下图所示：

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EDA原理与应用
一）添加仿真激励信号波形

1）启动ＭaxplusII\Ｗavefrom editor 菜单， 进入波形编辑窗口，如下图所示。
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2）将鼠标移至空白处并单击鼠标右键，出现如下 图所示对话窗口
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EDA原理与应用

3）选择Ｅnter nodes from snf 选项并按左键 确认，出现下图所示对话筐，单击和按钮，选择 欲仿真的所有Ｉ／Ｏ管脚。
EDA原理与应用
3－8 译码器 的设计
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EDA原理与应用
原理图设计输入法 这是一种最直接的输入方式，它使用软件系统提供 的元器件库及各种符号和连线画出原理图，形成原 理图输入文件。这种方式大多用在对系统及各部分 电路很熟悉的情况，或在系统对时间特性要求较高 的场合。当系统功能较复杂时，原理图输入方式效 率低，它的主要优点是容易实现仿真，便于信号的 观察和电路的调整。
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EDA原理与应用
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EDA原理与应用

从上图可以看到，我们这个电路在实际工作时， 激励输出有6.4 个ns 的延迟时间。至此，你以完 成和掌握了电路仿真功能的基本应用。在对电路 进行时序分析时，有很多定时分析模式，有兴趣 的读者可以自己试着使用该功能，在某些时候这 些不同分析模式所确定参数有可能对您的设计项 目分析很有用。

清华大学《数字集成电路设计》周润德第6章组合逻辑课件.

第二节有比逻辑 VDD 电阻负载 RL F In1 In2 In3 PDN VSS (a 电阻负载 In1 In2 In3 PDN VSS (b 耗尽型NMOS负载耗尽型负载 VT < 0 VSS F In1 In2 In3 PDN VSS (c 伪NMOS F VDD PMOS负载 VDD 目的: 与互补CMOS相比可以减少器件的数目数字大规模集成电路清华大学微电子所周润德第六章（2）第 1 页 2004－10－27有比逻辑 VDD Resistive Load 共 N 个晶体管 + 负载 RL VOH = VDD VOL = F RPN RPN + RL In1 In2 In3 不对称响应 PDN t pL = 0.69 RLCL 有静态功耗 VSS 2004－10－27 数字大规模集成电路清华大学微电子所周润德第六章（2）第 2 页伪NMOS ( Pseudo-NMOS VDD A B C D F CL VOH = VDD (similar to complementary CMOS 2 V OL ⎞ kp ⎛ 2 – ------------- ⎟ = ------ ( V – V – V V k ⎜( V DD Tp n DD Tn OL 2 ⎠ 2 ⎝类似于互补CMOS kp V OL = ( VDD – V T 1 – 1 – ------ (assuming that V T = V Tn = VTp k n SMALLER AREA & LOAD BUT STATIC POWER DISSIPATION!!! 较小的面积和驱动负载，但有静态功耗 2004－10－27 数字大规模集成电路清华大学微电子所周润德第六章（2）第 3 页Pseudo-NMOS 电压传输特性（VTC） VDD 3.0 PMOS负载 VSS Vout [V] 2.5 2.0 W/Lp = 4 F In1 In2 In3 PDN 1.5 W/Lp = 2 1.0 0.5 W/Lp = 0.5 W/Lp = 0.25 W/Lp = 1 VSS 伪NMOS 0.0 0.0 0.5 1.0 1.5 2.0 2.5 Vin [V] 在性能、功耗＋噪声容限之间综合考虑 2004－10－27 数字大规模集成电路清华大学微电子所周润德第六章（2）第 4 页伪 nMOS / pMOS 逻辑（1）伪 nMOS 逻辑的基本电路 1. 2. 3. 4. 5. p 管作负载，其栅极接地 n 个输入端的伪 nMOS 电路有 n + 1 个管子 kn k p 的比例影响传输特性的形状及反相器 V OL 的值当驱动管导通时，总有一恒定的 DC 电流（静态功耗）当驱动管和负载管均不导通时，输出电压取决于管子的次开启特性 6. 噪声容限 N M L 比 N M H 差很多 7. 基本方程 8. 应用场合 2004－10－27 数字大规模集成电路清华大学微电子所周润德第六章（2）第 5 页伪 nMOS 逻辑 Vdd 负载 Vout Vin 驱动 GND 伪 pMOS 逻辑 Vdd 驱动 Vin Vout 负载 GND 2004－10－27 数字大规模集成电路清华大学微电子所周润德第六章（2）第 6 页（2）伪 NMOS 的设计：驱动管与负载管的尺寸应有一合适的比率 1. 为减少静态功耗，驱动电流 IL 应当小 2. 为了得到合理的 NML ，VOL = IL（RPDN 应当低 3. 为了减少 t PLH = C L V DD , IL 应当大 2IL 4.为了减少 t PHL = 0.69 R PDN C L ，RPDN 应当小条件 1 与 3 是矛盾的，可见：实现一个较快的门意味着较多的静态功耗及较小的噪声余量。

Altium Designer教程 第6章 原理图常用图件及属性


Altium Designer 教程
6.6 放置网络标号与其属性设置
实现元件间的电气连接有4种方法： 一是元件引脚直接连接；
二是通过导线连接；
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6.1 放置（Place）菜单
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6.2 元件放置与其属性设置
6.2.1 元件的放置 执行菜单命令【Place 】/【Part...】或单击 布线工具栏的 按钮 也可以直接在 放置元件对话框中 输入元件的名称和 封装代号。
Altium Designer 教程
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Altium Designer 教程
——原理图、PCB设计
第6 章
原理图常用图件及属性
Altium Designer 教程
第6章 原理图常用图件及属性
• 本章除介绍利用放置（Place）菜单命令放
置图件的操作方法外，还介绍绘制电路原
理图常用的图件属性的设置方法。这里需
Altium Designer 教程
6.4 总线放置与其属性设置
总线是若干条电气特性相同的导线的组合。
总线通常用在元件的数据总线或地址总线的 连接上，利用总线和网络标号进行元件之间的电 气连接不仅可以减少原理图中的导线的绘制，也 使整个原理图清晰、简洁。
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6.4.1 总线放置
放置总线的方法一般有两种： 执行菜单命令【Place】/【Bus】 单击布线工具栏中的 按钮
注意总线不能与元件的引脚直接连接，必须经 过总线入口。
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6.4.2 总线属性设置
（1）在放置总线时，按Tab键或双击已放置好的 总线，弹出总线属性设置对话框

印刷电路板设计实用教程第6章 层次原理图设计


6.3.1 自顶向下设计方法
3）编辑子图符号属性 同修改元器件的属性一样，用户可以用不同的方法 来修改子图符号的属性。 ① 双击绿色的子图符号，将直接打开子图符号属性 设置对话框，如图6-6所示。这里可以对子图符号的 标识符、文件名、位置坐标、填充颜色、边界线颜 色等参数进行设置，但一般来说我们只需要设置子 图符号的标识符和文件名，其他参数无须修改。这 里我们将第一个子图符号的标识符（Designator） 和文件名（Filename）均设置为“电源电路”。
图6-4 建立空白的父图文件
图6-5 放置子图符号
6.3.1 自顶向下设计方法
2）放置子图符号 在绘图工具栏中单击子图符号按钮“ ”，或 者执行“Place→Sheet Symbol”菜单命令，此时光 标将变成“十”字形态，并带有虚线形式的方块符 号。移动鼠标到合适位置，单击左键确定子图符号 左上角坐标位置，然后移动光标确定方块的大小后， 单击左键确定方块右下角坐标位置，这样一个子图 符号就放置完毕了，如图6-5所示。此时系统仍处于 放置子图符号状态，用户可以继续放置其他子图符 号，如不需要继续放置则单击右键退出本状态。
6.2 层次原理图设计方法
6.2 层设计，需按照某种标准划 分为若干个功能部件，分别绘制在多张原理图纸上， 这些图纸通常被称为子图。这些子图将由一张原理 图来说明它们之间的联系，这张原理图称为父图。 各张子图和父图之间，以及子图之间是通过输入输 出端口或者网络标号建立起电气连接的，这样就形 成了此电路系统的层次原理图。
图6-8 直接修 改子图符号标 识符
6.3.1 自顶向下设计方法
重复步骤2）和3），绘制出另外三个电路子图符号， 并分别输入对应的文件标识符和文件名，如图6-9所 示，从左到右分别是电源电路、计数与显示电路、 脉冲形成电路和声控主电路。当然用户也可以一次 性放置完所有子图符号后，再分别进行修改。 需要注意的是，子图符号同样是一个原理图的对象， 用户同样可以对其执行复制、剪切、粘贴和删除等 操作，也可以选中子图符号后，调整和修改其大小、 形状和位置。
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6.2.4 频率计顶层电路设计
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图6-18 频率计工作时序波形
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6.3 参数可设置LPM宏功能块应用
6.3.1 基于LPM_COUNTER的数控分频器设计
data[ ]：置入计数器的并行数据输入； clock：上升沿触发计数时钟输入。
clk_en：高电平使能所有同步操作输入信号；updown：计数器加减控制输入。
门与）门、D）F、F（DDF触F （发D器触）发、G器N D）（、地G线N）D、（V C地C 、）IN、P U T
（V C输C入、引IN脚P）U、T 出引脚）
O（U输T
P入U引T （脚输）出、引O脚U）T P
U
T
（
输
基 本 逻 辑 元 件 库 ， 如 与 门 、 D触 发 器 等
宏 功 能 元 件 库 ， 如74161、 74138等
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图6-14 两位十进制频率计测频仿真波形
6.2.3 测频时序控制电路设计
K 康芯科技 X
图6-15 测频时序控制电路
K 康芯科技 X
6.2 较复杂电路的原理图设计
6.2.3 测频时序控制电路设计
图6-16 测频时序控制电路工作波形
6.2.4 频率计顶层电路设计
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图6-17 频率计顶层电路原理图(文件：ft_top.gdf)
cin：最低进位输入 ；
aclr：异步清0输入。
aset：异步置位输入；
q[ ]：计数输出；
sload：在clk的上升沿同步并行数据加载输入； cout：计数进位或借位输出。
LPM_WIDTH：计数器位宽；
cnt_en：计数使能控制，
6.3.1 基于LPM_COUNTER的数控分频器设计
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图6-19 数控分频器电路原理图
6.3.1 基于LPM_COUNTER的数控分频器设计
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1.0μs 2.0μs 3.0μs 4.0μs 5.0μs 6.0μs 7.0μs 8.0μs 9.0μs
图6-20 数控分频器工作波形
K 康芯科技 X
6.3 参数可设置LPM宏功能块应用
6.3.2 基于LPM_ROM的4位乘法器设计
EDA技术实用教程
第6章 原理图输入设计方法
6.1 原理图方式设计初步
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6.1.1 基本设计步骤 1. 为本项工程设计建立文件夹
假设本项设计的文件夹取名为MY_PRJCT， 路径为：E:\MY_PRJCT。
6.1.1 基本设计步骤 2. 输入设计项目和存盘
K 康芯科技 X
由由此此可可输输入入所所需需的的元元件件名名，，如 如AANNDD2 （2 （2 2输输入入与
图6-11 从Help中了解74390的详细功能
6.2.1 设计有时钟使能的两位十进制计数器
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2.0μs
4.0μs
6.0μs
8.0μs
10.0μs
图6-12 两位十进制计数器工作波形
6.-13 两位十进制频率计顶层设计原理图文件
6.2.2 频率计主结构电路设计
图6-21 用LPM_ROM设计的 4位乘法器原理图
6.3.2 基于LPM_ROM的4位乘法器设计
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图6-22 LPM_ROM参数设置窗口
6.3.2 基于LPM_ROM的4位乘法器设计
LPM_ROM中作为乘法表的数据文件rom_data.mif
WIDTH = 8 ; DEPTH = 256 ; ADDRESS_RADIX = HEX ; DATA_RADIX = HEX ; CONTENT BEGIN 00:00 ; 01:00 ; 02:00 ; 03:00 ; 04:00 ; 05:00 ; 06:00 ; 07:00 ; 08:00 ; 09:00; 10:00 ; 11:01 ; 12:02 ; 13:03 ; 14:04 ; 15:05 ; 16:06 ; 17:07 ; 18:08 ; 19:09; 20:00 ; 21:02 ; 22:04 ; 23:06 ; 24:08 ; 25:10 ; 26:12 ; 27:14 ; 28:16 ; 29:18; 30:00 ; 31:03 ; 32:06 ; 33:09 ; 34:12 ; 35:15 ; 36:18 ; 37:21 ; 38:24 ; 39:27; 40:00 ; 41:04 ; 42:08 ; 43:12 ; 44:16 ; 45:20 ; 46:24 ; 47:28 ; 48:32 ; 49:36; 50:00 ; 51:05 ; 52:10 ; 53:15 ; 54:20 ; 55:25 ; 56:30 ; 57:35 ; 58:40 ; 59:45; 60:00 ; 61:06 ; 62:12 ; 63:18 ; 64:24 ; 65:30 ; 66:36 ; 67:42 ; 68:48 ; 69:54; 70:00 ; 71:07 ; 72:14 ; 73:21 ; 74:28 ; 75:35 ; 76:42 ; 77:49 ; 78:56 ; 79:63; 80:00 ; 81:08 ; 82:16 ; 83:24 ; 84:32 ; 85:40 ; 86:48 ; 87:56 ; 88:64 ; 89:72; 90:00 ; 91:09 ; 92:18 ; 93:27 ; 94:36 ; 95:45 ; 96:54 ; 97:63 ; 98:72 ; 99:81; END ;
参 数 可 设 置 兆 功 能 元 件 库 ， 如LPM _FIFO
基本逻辑元件库中的元件
2. 输入设计项目和存盘
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图6-2 将所需元件全部调入原理图编辑窗
图6-3 连接好原理图并存盘
6.1.1 基本设计步骤 3. 将设计项目设置成工程文件(Project) 4. 选择目标器件并编译
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图6-7 在顶层编辑窗中设计好全加器
图6-8 1位全加器的时序仿真波形
K 康芯科技 X
6.2 较复杂电路的原理图设计
6.2.1 设计有时钟使能的两位十进制计数器
图6-9 用74390设计一个有时钟使能的两位十进制计数器
6.2.1 设计有时钟使能的两位十进制计数器
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图6-10 调出元件7439
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图6-4 对工程文件进行编译、综合和适配等操作
6.1.1 基本设计步骤 5. 时序仿真和包装入库
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图6-5 半加器h_adder.gdf的仿真波形
6.1.1 基本设计步骤 6. 设计顶层文件
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图6-6 在顶层编辑窗中调出已设计好的半加器元件
6.1.1 基本设计步骤 6. 设计顶层文件