原理图输入设计方法
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原理图输入设计方法第三讲
第三章 原理图输入设计方法
8×8无符号乘法器
第 9 页
© 常州大学信息学院通信系
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第三章 原理图输入设计方法
仿真波形
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第三章 原理图输入设计方法
8×8有符号乘法器
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第三章 原理图输入设计方法
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第三章 原理图输入设计方法
一、以实现乘法器为例
实现一个8×8的无符号数乘法器 思考：
1.输入8bit的被乘数和乘数 a[?]、b[?] a[7..0] b[7..0] 2.输出是 p[15..0] …bit的乘积？
1.调用lpm_mult兆功能块 2.设置参数
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第三章 原理图输入设计方法
仿真波形
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第三章 原理图输入设计方法
注意
兆功能块虽然使用方便,但比宏功能块 占用更多的资源. 以LPM_MULT乘法器为例,当设置为 88位无符号乘法器时,目标器件选择为 MAX7000S系列(CPLD)的AUTO能编译 通过.但设置为88位有符号乘法器时,编 译通不过,这时,目标器件选择为 FLEX10K系列(FPGA)的AUTO就能编译 通过.
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第三章 原理图输入设计方法
LPM_MULT必须设置的参数
QuartusⅡ原理图输入设计法入门
2.编辑输入原理图文件
如图3.21，右侧空白处就是原理图的编辑区
图3.21 图形编辑界面
§ 3.2
比较器的完整原理图
Quartus II原理图输入法
2.编辑输入原理图文件
3.22
比较器的原理图
§ 3.2
1）元件的选择与放置
Quartus II原理图输入法
2.编辑输入原理图文件
双击鼠标的左键，将弹出Symbol对话框，或单击鼠标右键，在弹出的选择 对话框中选择Insert-Symbol，也会弹出该对话框。如图3.23所示P44
四、时序仿真设计文件
Quartus II原理图输入法
• 4.进行功能仿真
– QuartusⅡ软件中默认的是时序仿真，如果进行功能仿 真则需要先对仿真进行设置，步骤如下：
• 1）选择QuartusⅡ主窗口Assignments菜单下的Settings…命 令，可以进入参数设置页面，如下图所示，然后单击 Simulation Settings ，在右边的对话框中的Simulation mode 中选择“Functional”；
图3.25 引脚属性编辑对话框
§ 3.2
Quartus II原理图输入法
2.编辑输入原理图文件
3）设定各输入、输出引脚名 编辑好所有引脚后保存
§ 3.2
三、编译设计图形文件
Quartus II原理图输入法
执行Processing-Start Compilation,如图3.27进行编译
编译结束后会出现错误和警告提示
图3.27 执行编译命令
图3.29 输出信号对输入信 号延时时间报告
• QuartusⅡ软件中的编译类型有全编译和分步编译两种。 • 全编译的过程包括分析与综合（Analysis & Synthesis）、 适配（Fitter）、编程（Assembler）、时序分析 (Classical Timing Analysis)这4个环节，而这4个环节各自 对应相应的菜单命令，可以单独分步执行，也就是分步编 译。
实验1 原理图输入设计8位全加器
实验1 原理图输入设计8位全加器11电子2班 邓嘉明 学号：201124121228实验目的：熟悉利用Quartus Ⅱ的原理图输入方法设计简单组合电路，掌握层次化设计的方法，并通过一个8位全加器的设计把握利用EDA 软件进行电子线路设计的详细流程 实验工具：Quartus Ⅱ8.0 实验步骤：（1）工程设计步骤：（2）八位全加器设计步骤：实验内容：一、一位半加器（1）原理图设计：如图1-1图1-1一位半加器原理图（2）综合一位半加器综合报告：如图1-2图1-2 一位半加器综合报告图流动状态 软件版本 修复名称 顶层文件 器件系列所有逻辑资源所有寄存器 所有引脚 所有虚拟引脚 所有存储器 器件型号 时间模型（3）功能仿真半加器功能仿真波形图：如图1-3图1-3半加器波形仿真图半加器理论的结果：如表1-1结论：图所以波形图仿真时成功的。
（4）时序仿真半加器时序仿真波形图：如图1-4图1-4 半加器时序仿真波形图结论：时序仿真没有出现毛刺，只能说明这次试验比较幸运。
延时情况：如图1-5注：tsu（建立时间），th（保持时间），tco（时钟至输出延时），tpd（引脚至引脚延时）图1-5 半加器时序仿真延时情况（5）封装一位半加器的封装：如图1-6图1-6 一位半加器封装二、一位全加器（1）一位全加器原理图设计：如图2-1图2-1 一位全加器原理图（2）综合一位全加器综合报告：如图2-2图2-2 一位全加器综合报告（3）功能仿真一位全加器功能仿真波形图：如图2-3果，所以波形图仿真时成功的。
（4）时序仿真一位全加器时序仿真波形图：如图2-4图2-4 一位全加器时序仿真波形图结论:一位全加器时序仿真结果没有出现毛刺，只能说明这次试验比较幸运。
延时情况：如图2-5图2-5 一位全加器时序仿真延时情况（5）封装一位全加器封装：如图2-6图2-6 一位全加器封装三、八位全加器（1）原理图设计一个8位全加器可以由8个1位全加器构成，加法器间的进位可以串行方式实现。
EDA原理图输入设计方法
实验一 原理图输入设计实验一、实验目的1、 初步了解MA*＋plus Ⅱ软件。
2、 学习和掌握原理图输入方式，了解设计这一种迅速入门的便捷工具。
3、 学习和掌握EDA 的波形分析工具及分析方法。
二、实验要求1、 设计半加器的原理图。
2、 用仿真的方法，进展半加器的波形分析。
3、 生成半加器的底层器件。
4、 组成一位全加器。
5、 在EDA 实验箱上下载实验程序并验证一位全加器。
三、实验设备1、 装有MA*＋plus Ⅱ计算机 一台2、 EDA ——Ⅳ实验箱 一台四、实验原理1、 用门电路连接成1位半加器，完成原理图的设计，输入输出信号须用端口连接。
其真值表见表1.12、 用波形分析的方法验证半加器的逻辑关系。
3、 用半加器、与或门等逻辑电路组成1位全加器,其真值表见1.24、 下载软件进入实验箱验证五、实验步骤 1、半加器原理图输入1． 1先建立自己目标的文件夹，D: \ E* \ Z04** \ you*\e** 。
1．2双击MA*+LUSE II 图标，进入MA*＋PLUS Ⅱ管理器。
原理图输入的操作步骤如下： （1） 建立我们的第一个工程，单击管理器中的FILE 菜单〔单击鼠标左键，以后如有特殊说明含义不变〕，将鼠标移到Project 选项后，单击Name 选项，指定工程如图1.1所示。
表1.2 全加器真值表表1.1 半加器真值表图1.1 指定工程名的屏幕在Project Name的输入编辑框中，键入设计半加器工程名称"hadder〞，屏幕如图1.1所示：(注意工程所存放的目录)：（2）再在管理器中单击File \ New选项，设定图形文件。
选择Graphic Editor file，单击OK按钮后，便进入到MA*+PLUSE II 的图形编辑器。
（3）归属工程文件 File \ Project \ Set Project to Current File；（4）保存半加器的文件名；屏幕如图1.2所示；图1.2 欲保存文件前的屏幕（5）如图1.3所示，选择图形编辑器的Symbol Name 输入编辑框中键入AND2后，单击ok按钮。
EDA教程 第四章_原理图输入方法
KX
康芯科技
最后点击" 最后点击"OK"
图4-9 列出并选择需要观察的信号节点
用此键选择左窗 中需要的信号 进入右窗
KX
康芯科技
(3) 设置波形参量. 设置波形参量.
消去这里的勾, 消去这里的勾, 以便方便设置 输入电平
图4-9 列出并选择需要观察的信号节点
菜单中消去网格对齐Snap to Grid的选择 消去对勾 的选择(消去对勾 图4-10 在Options菜单中消去网格对齐 菜单中消去网格对齐 的选择 消去对勾)
目 标 器 件 引 脚 名 和 引 脚 号 对 照 表
KX
康芯科技
选择实验板上 插有的目标器件
键8的引脚名 的引脚名 键8的引脚名 的引脚名 对应的引脚号
KX
康芯科技
引脚对应情况
实验板位置 1, 8: 1, 键 8: 2,键7 , 3,发光管8 ,发光管 4,发光管7 ,发光管 半加器信号 a b co so 通用目标器件引脚名 PIO13 PIO12 PIO23 PIO22 目标器件EP1K30TC144引脚号 引脚号 目标器件 27 26 39 38
(4) 设定仿真时间. 设定仿真时间.
KX
康芯科技
选择END TIME 选择 调整仿真时间 区域. 区域.
选择60微秒 选择 微秒 比较合适
图4-11 设定仿真时间
(5) 加上输入信号. 加上输入信号.
KX
康芯科技
(6) 波形文件存盘. 波形文件存盘.
用此键改变仿真 区域坐标到合适 位置. 位置.
(3) 了解设计项目速度 延时特性 了解设计项目速度/延时特性
KX
康芯科技
图4-37 寄存器时钟特性窗
EDA2.2原理图输入设计法
（5）下载目标芯片
（6）硬件验证设计结果
[例2]秒表电路的设计
编译、综合和适配秒表顶层设计文件，下 载进入目标器件EPF10K10中。选EDA GW48实验电路的模式NO.7。用6个数码 管显示计时结果；“数码8”和“数码7”显示 分的计时结果。“键8”与秒表电路ENA连 接，作为计时开始和结束控制；“键7”与 CLR信号连接，作为秒表的清除键。输入 的3MHz频率从“Clock9”引入，用电路 跳线选“3MHz”。
键1 0 键9
键8
键7
键6
键5
键4
键3
键2
键1
键1 1 键1 2
1 .8 V
电
压
源
模
块
在线下载通讯接口
实验电路结构图NO.0
数码8
数码7
数码6
数码5
数码4
数码3
数码2
数码1
译码器 译码器 译码器 译码器 译码器 译码器 译码器 译码器
D8
D7
D6
D5
D4
D3
D2
D1
PIO7
PIO6
PIO5
PIO4
[例3]8位频率计电路的设计
编译、综合和适配8位频率计顶层设计文件， 下载进入目标器件EPF10K10中。选 GW48实验电路的模式NO.3。用8个数码 管显示测频结果；
[例4]抢答器电路的设计
编译、综合和适配抢答器顶层设计文件， 下载进入目标器件EPF10K10中。选 GW48实验电路的模式NO.5。“键8”是 主持人开关，“键7”至“键1”是抢答按键， 用“数码8”显示抢答选手的编号。
验
开
发
目
标
芯
片
视频接口
（6）硬件验证设计结果
[例2]秒表电路的设计
编译、综合和适配秒表顶层设计文件，下 载进入目标器件EPF10K10中。选EDA GW48实验电路的模式NO.7。用6个数码 管显示计时结果；“数码8”和“数码7”显示 分的计时结果。“键8”与秒表电路ENA连 接，作为计时开始和结束控制；“键7”与 CLR信号连接，作为秒表的清除键。输入 的3MHz频率从“Clock9”引入，用电路 跳线选“3MHz”。
键1 0 键9
键8
键7
键6
键5
键4
键3
键2
键1
键1 1 键1 2
1 .8 V
电
压
源
模
块
在线下载通讯接口
实验电路结构图NO.0
数码8
数码7
数码6
数码5
数码4
数码3
数码2
数码1
译码器 译码器 译码器 译码器 译码器 译码器 译码器 译码器
D8
D7
D6
D5
D4
D3
D2
D1
PIO7
PIO6
PIO5
PIO4
[例3]8位频率计电路的设计
编译、综合和适配8位频率计顶层设计文件， 下载进入目标器件EPF10K10中。选 GW48实验电路的模式NO.3。用8个数码 管显示测频结果；
[例4]抢答器电路的设计
编译、综合和适配抢答器顶层设计文件， 下载进入目标器件EPF10K10中。选 GW48实验电路的模式NO.5。“键8”是 主持人开关，“键7”至“键1”是抢答按键， 用“数码8”显示抢答选手的编号。
验
开
发
目
标
芯
片
视频接口
Quartus原理图输入法指南
提示： *需提前拷贝好文件 (.bdf或.gdf) *仅拷贝所需文件 *拷贝到工程目录中 *文件被调用时默认 已加入工程文件
3
3、选择所用FPGA型号，单击Next
提示： *下载与之有关 *课程实验台中 芯片为Cyclone的 EP1C6Q2单击Next
*可给连接线命名，源处、目标处同名表示已实现连接
9
⑶输入/输出管脚的设定 *按需选择input、output元件，并与相应元件管脚连接 *对所有input、output元件进行命名
提示： *命名尽量简明 *Node、Bus、Conduit 的命名规则不同 *其它元件实例名亦可 修改
3、保存原理图设计文件 从菜单File→Save进入、或使用工具条，可保存文件
☆编译是相对工程文件而言的，必须先打开工程文件！ 1、设置顶层文件
*在窗口Project Navigator→Files中，选中目标文件后、 点击鼠标右键，即可设置为顶层文件
*进入菜单Project，亦可将当前编辑文件设置为顶层文件
12
2、编译顶层文件 *选择菜单Processing→Compiler Tool后，点击Start即可
待换
24
⑶选择编程模式及配置文件 *在编程窗口Mode栏中，选择JTAG模式 *核对下载文件路径及文件名，可用Add File手工选择 *选中下载文件的Program/Configure复选框
待换
25
⑷配置下载 *在编程窗口中，单击Start，对目标FPGA器件配置下载
待换
*下载失败时，根据提示的错误信息，作相应处理 *下载成功后，即可进行所设计电路的硬件调试、测试
*在编辑区可移动元件，放置到合适的位置
8
⑵元件的连接 *根据源处/目标处管脚类型，使工具箱相应连接线有效 *在源处按下鼠标左键、移至目标处、松开鼠标左键即可
第六讲1 原理图设计输入 3-8译码器的设计
东北石油大学
EDA原理与应用
1）、软件的启动：
进入Altera 软件包，打开MAX+plus II 10.0 软件,如下图所示。
东北石油大学
EDA原理与应用
2）、启动File \ New 菜单，
弹出设计输入方式选择窗口，如下图所示：
东北石油大学
EDA原理与应用
3）、选择Graphic Editor File，单击ok 按钮： 打开原理图编辑器，进入原理图设计输入电路编辑状态，如下图所示：
东北石油大学
EDA原理与应用
一）添加仿真激励信号波形
1）启动ＭaxplusII\Ｗavefrom editor 菜单， 进入波形编辑窗口，如下图所示。
东北石油大学
EDA原理与应用
2）将鼠标移至空白处并单击鼠标右键，出现如下 图所示对话窗口
东北石油大学
EDA原理与应用
3）选择Ｅnter nodes from snf 选项并按左键 确认，出现下图所示对话筐，单击和按钮，选择 欲仿真的所有Ｉ／Ｏ管脚。
EDA原理与应用
3－8 译码器 的设计
东北石油大学
EDA原理与应用
原理图设计输入法 这是一种最直接的输入方式，它使用软件系统提供 的元器件库及各种符号和连线画出原理图，形成原 理图输入文件。这种方式大多用在对系统及各部分 电路很熟悉的情况，或在系统对时间特性要求较高 的场合。当系统功能较复杂时，原理图输入方式效 率低，它的主要优点是容易实现仿真，便于信号的 观察和电路的调整。
东北石油大学
EDA原理与应用
东北石油大学
EDA原理与应用
从上图可以看到，我们这个电路在实际工作时， 激励输出有6.4 个ns 的延迟时间。至此，你以完 成和掌握了电路仿真功能的基本应用。在对电路 进行时序分析时，有很多定时分析模式，有兴趣 的读者可以自己试着使用该功能，在某些时候这 些不同分析模式所确定参数有可能对您的设计项 目分析很有用。
EDA技术与应用讲义 第3章 原理图输入设计方法 QUARTUS II版本
功能比ISE少一些，可以从xilinx网站下载
有了HDL语言后？
硬件设计人员 的工作过程
已经 类似与
软件设计人员，那么
这种模式的好处是？
让我们先看看原来是如何做的－>
Compiler Netlist Extractor （编译器网表提取器）
❖ The Compiler module that converts each design file in a project (or each cell of an EDIF Input File) into a separate binary CNF. The filename(s) of the CNF(s) are based on the project name. Example
电路的模块划分
❖ 人工 根据电路功能 进行 模块划分
❖ 合理的模块划分 关系到
1. 电路的性能 2. 实现的难易程度
❖ 根据模块划分和系统功能 确定： PLD芯片型号
模块划分后，就可以进行 具体设计 了
设计输入
一般EDA软件允许3种设计输入：
1. HDL语言 2. 电路图 3. 波形输入
图形设计输入的过程
件电路图设计 5. 综合调试 6. 完成
设计的几个问题
❖ 如何组织多个设计文件的系统？，项目的概 念。
❖ 时钟系统如何设计？
❖ 电路的设计功耗
❖ 高速信号的软件和硬件设计
The end.
以下内容 为 正文的引用，
可不阅读。
常用EDA工具软件
❖ EDA软件方面，大体可以分为两类：
1. PLD器件厂商提供的EDA工具。较著名的如：
❖ 第三方工具软件是对CPLD/FPGA生产厂家开发软件的补 充和优化，如通常认为Max+plus II和Quartus II对 VHDL/Verilog HDL逻辑综合能力不强，如果采用专用的 HDL工具进行逻辑综合，会有效地提高综合质量。
有了HDL语言后？
硬件设计人员 的工作过程
已经 类似与
软件设计人员，那么
这种模式的好处是？
让我们先看看原来是如何做的－>
Compiler Netlist Extractor （编译器网表提取器）
❖ The Compiler module that converts each design file in a project (or each cell of an EDIF Input File) into a separate binary CNF. The filename(s) of the CNF(s) are based on the project name. Example
电路的模块划分
❖ 人工 根据电路功能 进行 模块划分
❖ 合理的模块划分 关系到
1. 电路的性能 2. 实现的难易程度
❖ 根据模块划分和系统功能 确定： PLD芯片型号
模块划分后，就可以进行 具体设计 了
设计输入
一般EDA软件允许3种设计输入：
1. HDL语言 2. 电路图 3. 波形输入
图形设计输入的过程
件电路图设计 5. 综合调试 6. 完成
设计的几个问题
❖ 如何组织多个设计文件的系统？，项目的概 念。
❖ 时钟系统如何设计？
❖ 电路的设计功耗
❖ 高速信号的软件和硬件设计
The end.
以下内容 为 正文的引用，
可不阅读。
常用EDA工具软件
❖ EDA软件方面，大体可以分为两类：
1. PLD器件厂商提供的EDA工具。较著名的如：
❖ 第三方工具软件是对CPLD/FPGA生产厂家开发软件的补 充和优化，如通常认为Max+plus II和Quartus II对 VHDL/Verilog HDL逻辑综合能力不强，如果采用专用的 HDL工具进行逻辑综合，会有效地提高综合质量。
电路原理图设计方法和步骤
电路原理图设计原理图设计是电路设计的基础，只有在设计好原理图的基础上才可以进行印刷电路板的设计和电路仿真等。
本章详细介绍了如何设计电路原理图、编辑修改原理图。
通过本章的学习，掌握原理图设计的过程和技巧。
3.1 电路原理图设计流程原理图的设计流程如图 3-1 所示 . 。
图 3-1 原理图设计流程原理图具体设计步骤：（ 1 ）新建原理图文件。
在进人 SCH 设计系统之前，首先要构思好原理图，即必须知道所设计的项目需要哪些电路来完成，然后用 Protel DXP 来画出电路原理图。
（ 2 ）设置工作环境。
根据实际电路的复杂程度来设置图纸的大小。
在电路设计的整个过程中，图纸的大小都可以不断地调整，设置合适的图纸大小是完成原理图设计的第一步。
（ 3 ）放置元件。
从元件库中选取元件，布置到图纸的合适位置，并对元件的名称、封装进行定义和设定，根据元件之间的走线等联系对元件在工作平面上的位置进行调整和修改使得原理图美观而且易懂。
（ 4 ）原理图的布线。
根据实际电路的需要，利用 SCH 提供的各种工具、指令进行布线，将工作平面上的器件用具有电气意义的导线、符号连接起来，构成一幅完整的电路原理图。
（ 5 ）建立网络表。
完成上面的步骤以后，可以看到一张完整的电路原理图了，但是要完成电路板的设计，就需要生成一个网络表文件。
网络表是电路板和电路原理图之间的重要纽带。
（ 6 ）原理图的电气检查。
当完成原理图布线后，需要设置项目选项来编译当前项目，利用 Protel DXP 提供的错误检查报告修改原理图。
（ 7 ）编译和调整。
如果原理图已通过电气检查，那么原理图的设计就完成了。
这是对于一般电路设计而言，尤其是较大的项目，通常需要对电路的多次修改才能够通过电气检查。
（ 8 ）存盘和报表输出： Protel DXP 提供了利用各种报表工具生成的报表（如网络表、元件清单等），同时可以对设计好的原理图和各种报表进行存盘和输出打印，为印刷板电路的设计做好准备。
实验一 原理图输入设计
实验一 原理图输入设计一、实验目的1．熟悉QuartusII 9.1软件的使用。
2．通过半加器的设计，让学生掌握原理图输入的设计方法。
3．初步了解可编程器件设计的全过程。
二、设计原理计算机中数的操作都是以二进制进位的，最基本的运算就是加法运算。
按照进位是否加入，加法器分为半加器和全加器电路两种。
计算机中的异或指令的功能就是求两个操作数各位的半加和。
一位半加器有两个输入、输出，如图1-1。
图1-1 一位半加器示意图表1-1 半加器真值表输入输出Bi Ai Hi Ci0 0 0 0 0 1 1 0 1 0 1 0 1 1 0 1一个半加大路的真值表如表1-1所示，根据真值表可得到半加器的函数表达式：Hi Ai Bi Ai Bi Ai Bi =∙+∙=⊕ Bi Ai Ci ∙=三、程序设计.按照表1-1半加器的电路图添加器件并连线。
要想实现半加器的功能，需在图上添加一个二输入与非门及一个二输入异或门共同组成一个半加器，同时要添加4位功能选择位M[3..0]并设置状态为0001，使得16位拨码开关接到16位数据总线上。
半加器原理图如下：四、程序分析输入输出Bi Ai Hi Ci0 0 0 00 1 1 01 0 1 01 1 0 1由表可知，Hi与Ai，Bi的关系满足异或关系，Ci与Ai，Bi的关系是与的关系。
五程序调试1.编译过程中出现Error: The core supply voltage value of '1.0V' is illegal for the currently，需要简单修改一下*.qsf文件，找到“set_global_assignment - name NOMINAL_CORE_SUPPLY_VOLTAGE”这一行代码，把里面的1.0V改成1.2V。
并保存*.qsf文件。
再次编译，程序无错误。
2添加管脚信息，综合完成后，网表信息会生成。
选择Assignments/Pin Planner进行管脚锁定，锁定所有的输入输出管脚。
Quartus II使用—原理图输入步骤资料
2、在矢量波形文件中加入输入、输出结点
在波形编辑器左边“Name”列的空白处单击鼠标右键，在弹出的右键菜 单中通过选择“Insert Node or Bus...”命令，然后在弹出的“Insert Node or Bus”对话框中单击“Node Finder...”按钮
在出现的“Node Finder”界面中，从“Filter”列表中选择“Pins: all”，在“Named”栏中键入“*”，然后单击List按钮，则在“Nodes Found”栏将列出设计中的所有节点名。
（1）连线
符号之间的连线包括信号线和总线两种。如果需要连接的是两个端口，则 将鼠标拖动到其中一个端口上，此时，鼠标指示符自动变成“+”形状，一直按住 鼠标并且拖动到第二个端口处，然后放开左键便在两个端口之间画出了一条连线。
（2）放置引脚
引脚包括输入，输出和双向三种类型，放置方法与放置符号的方法基本相 同，双击图形编辑窗口的空白处，然后在Symbol对话框的符号框中键入引脚名， 或者可以在常用符号库的引脚库中选择，最后单击OK按钮，相应的引脚就会显示 在图形编辑窗口中。
（*.qpf）
三、设计输入——原理图设计输入
宏功能函数(megafunctions)库中包含很多种可直接使用的参 数化模块，基本单元符号(Primitives)库中包含所有Altera 公司的基本单元，其他库(Others)中包含与MAX+PLUS II兼容 的所有中规模器件，如常用的74系列符号。
（3）命名引线和引脚
引线命名方法可以按下面的方法进行：在需要命名的引线上单击鼠标，此 时引线将处于被选中状态，然后输入引线名称。一般来说，对单个信号的命名， 可以用字母、字母组合或字母与数字组合的方法，如D0、D1、clk、rst等；对于n 位总线的命名，可以用D[n-1..0]形式，其中D表示总线名，也可以用字母或字母 组合的形式来表示，以方便记忆。
ISE原理图输入法设计(第二讲)
8.8。 其中ISE、ModelSim软件和Synplify软件不同版本
之间的差异不是很大，所以操作和设计结果的差别也 是很小的。
初学者，仅用ISE默认的仿真和综合工具即可。
物理与电子工程学院 2
ISE安装演示1
1.双击Xilinx_ISE_10.1. iso，即将镜像文件放 到虚拟DVD驱动器中。
物理与电子工程学院 48
创建顶层文件
物理与电子工程学院 49
仿真、实现、下载…
物理与电子工程学院 50
课后习题
请画出FPGA设计流程的框图，并解释每 一步的含义。
物理与电子工程学院 51
物理与电子工程学院 13
ISE安装演示12
16.功能介绍 iMPACT：用来下载配置程序 MySupport：连接Xilinx官方网络 ISE：用于硬件逻辑设计、实现等功能 XPS和XPS SDK：SOPC设计
物理与电子工程学院 14
课下任务：
1.安装ISE开发套件 2.先熟悉ISE开发环境
物理与电子工程学院 15
5.选择安装产品。
默认安装(选择第2 ~6项)需要8.7G的 空间。
建议默认安装
如果硬盘空间不够， 可去掉后两个选项, 需要6.8G大小。
物理与电子工程学院 6
ISE安装演示5
6.选择安装路径。 默认是C:\Xilinx\1 0.1，可以更换路径， 但不能有中文。
物理与电子工程学院 7
ISE安装演示6
二、ISE的构成
物理与电子工程学院 16
三、ISE的设计流程
设计综合
物理与电子工程学院 17
设计实现
物理与电子工程学院 18
四、ISE的设计步骤
以1位全加器设计为例讲述ISE 图形输入方式设计流程 注意：
之间的差异不是很大，所以操作和设计结果的差别也 是很小的。
初学者，仅用ISE默认的仿真和综合工具即可。
物理与电子工程学院 2
ISE安装演示1
1.双击Xilinx_ISE_10.1. iso，即将镜像文件放 到虚拟DVD驱动器中。
物理与电子工程学院 48
创建顶层文件
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仿真、实现、下载…
物理与电子工程学院 50
课后习题
请画出FPGA设计流程的框图，并解释每 一步的含义。
物理与电子工程学院 51
物理与电子工程学院 13
ISE安装演示12
16.功能介绍 iMPACT：用来下载配置程序 MySupport：连接Xilinx官方网络 ISE：用于硬件逻辑设计、实现等功能 XPS和XPS SDK：SOPC设计
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课下任务：
1.安装ISE开发套件 2.先熟悉ISE开发环境
物理与电子工程学院 15
5.选择安装产品。
默认安装(选择第2 ~6项)需要8.7G的 空间。
建议默认安装
如果硬盘空间不够， 可去掉后两个选项, 需要6.8G大小。
物理与电子工程学院 6
ISE安装演示5
6.选择安装路径。 默认是C:\Xilinx\1 0.1，可以更换路径， 但不能有中文。
物理与电子工程学院 7
ISE安装演示6
二、ISE的构成
物理与电子工程学院 16
三、ISE的设计流程
设计综合
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设计实现
物理与电子工程学院 18
四、ISE的设计步骤
以1位全加器设计为例讲述ISE 图形输入方式设计流程 注意：
原理图输入设计方法
找到平衡性能和成本的最 佳方案，以实现可行的设 计。
工具和软件准备
选择适合的设计软件和工具，如EDA软件和CAD工具，以提高效率和准确性。
元器件和材料收集
识别和收集所需的电子元器件和材料，确保可用性和符合设计要求。
电路图和连接方式
电路图设计
根据需求和规格绘制高质量的电 路图。
连接方式选择
选择最佳的连接方式，以确保电 路正常工作。
原理图输入设计方法
原理图输入是电路设计的关键步骤之一。通过以下方法实现高效而准确的原 理图输入。
确定目的和需求
明确原理图输入的目标和要求，如电路功能、信号处理需求和系统互联等。
技术规格和要求
1 高性能要求
考虑信号质量、噪音和功 耗等技术要求。
Байду номын сангаас
2 符合标准
3 成本效益
确保设计符合国际和行业 标准，如EMC和安全要求。
焊接技术
了解和应用适当的焊接技术，确 保电路连接牢固可靠。
设计优化和检查
针对电路功能和性能进行优化和检查，以满足设计目标和规格要求。
电路仿真和调试
使用仿真工具模拟电路行为，进行性能评估和故障排除。
电路性能测试和评估
通过测试和评估，验证电路的性能和可靠性，确保其符合设计要求。
实验七基于QuartusII原理图输入数字电路设计
鼠标左键双击端口名，如图示74138电路 Y7N端所示，直接输入用户自定义的名字 即可。
74138逻辑测试电路原理图设计完毕！
26
四、全程编译
在下拉菜单“Processing” 中选择“Start Compilation”，启动全程编 译
编译完成后的 信息报告窗口
27
关于全程编译
QuartusII的编译器由一系列处理模块构成； 这些模块负责对设计项目的检错、逻辑综合、结构综合、输
出结果的编辑配置，以及时序分析； 在这一过程中，将设计项目适配到FPGA/CPLD目标器件中，
同时产生多用途的输出文件，如功能和时序信息文件，器件 编程的目标文件； 编译器首先检查出工程设计文件中可能的错误信息，以供设 计者排除，然后产生一个结构化的网表文件表达的电路原理 图文件； 启动全程编译：
任何组合逻辑电路都可以用“与门-或门”二级电路实现； 任何时序逻辑电路都可以由组合逻辑电路加上存储元件
（触发器、锁存器构成）； 人们由此提出乘积项可编程电路结构，原理结构如下：
3
低密度PLD可编程原理【早期器件】
低密度（简单） PLD，通常内部等 效门数少于500个， 只能实现通用数字 逻辑（如74系列） 的一些功能
28
五、时序仿真
工程编译完成后，设计结果是否满足设计要求， 可以通过时序仿真来分析；
时序仿真主要包含如下的设置步骤：
打开波形编辑器；
顺 序 并
设置仿真时间区域； 波形文件存盘；
不 将端口节点信号选入波形编辑器中；
是 唯 一
编辑输入波形（输入激励信号）； 总线数据格式设置
的 启动仿真器
将本机D:\Altera目录下的License.Dat文件 中的MAC号即完成破解; 右图所示为查看本机MAC地址（实际地址） 的方法。
74138逻辑测试电路原理图设计完毕！
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四、全程编译
在下拉菜单“Processing” 中选择“Start Compilation”，启动全程编 译
编译完成后的 信息报告窗口
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关于全程编译
QuartusII的编译器由一系列处理模块构成； 这些模块负责对设计项目的检错、逻辑综合、结构综合、输
出结果的编辑配置，以及时序分析； 在这一过程中，将设计项目适配到FPGA/CPLD目标器件中，
同时产生多用途的输出文件，如功能和时序信息文件，器件 编程的目标文件； 编译器首先检查出工程设计文件中可能的错误信息，以供设 计者排除，然后产生一个结构化的网表文件表达的电路原理 图文件； 启动全程编译：
任何组合逻辑电路都可以用“与门-或门”二级电路实现； 任何时序逻辑电路都可以由组合逻辑电路加上存储元件
（触发器、锁存器构成）； 人们由此提出乘积项可编程电路结构，原理结构如下：
3
低密度PLD可编程原理【早期器件】
低密度（简单） PLD，通常内部等 效门数少于500个， 只能实现通用数字 逻辑（如74系列） 的一些功能
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五、时序仿真
工程编译完成后，设计结果是否满足设计要求， 可以通过时序仿真来分析；
时序仿真主要包含如下的设置步骤：
打开波形编辑器；
顺 序 并
设置仿真时间区域； 波形文件存盘；
不 将端口节点信号选入波形编辑器中；
是 唯 一
编辑输入波形（输入激励信号）； 总线数据格式设置
的 启动仿真器
将本机D:\Altera目录下的License.Dat文件 中的MAC号即完成破解; 右图所示为查看本机MAC地址（实际地址） 的方法。
实验一 用原理图输入法设计门电路 (可编程实验)
实验一 用原理图输入法设计门电路
一、实验目的
1、通过一个简单的反相器的现实，初步了解CPLD 开发的全过程。
2、学会利用软件仿真和硬件实现对数字电路的逻辑功能进行验证和分析。
3、能够通过CPLD 开发实现具有反相器功能的数字电路。
二、实验内容
用原理图输入法设计一个一位二进制全加器门电路。
三、实验逻辑功能分析及预习情况
一个一位二进制全加器：加数为A ，B ，低位进位CI ，向高位进位FC ，本位和F 。
FC= CI AB+CI A B+ CIA B +CIAB=AB+CI(A ⊕B ）=）（B A CI AB ⊕∙ F=B A CI B A CI B A CI CIAB B A CI B A CI B A CI ⊕⊕=⊕+⊕=+++）（）（
四、实验过程
（1）启动MAX+plusII 软件；
（2）创建一个新工程；
（3）原理图编辑；
按照上面的公式编辑原理图，如下
（4）保存、编译原理图；
（5）启动波形图编译器；
设计End time为1.0us，Grid Size为50.0ns。
结果如下：
（6）时间分析图
（7）利用真值表验证所设电路的逻辑功能；
（8）经过验证保存仿真原理图。
五、实验感受
通过本次实验我学会了利用软件仿真和硬件实现对数字电路的逻辑功能进行验证和分析。
使我对MAX+plusII有了初步的了解，通过本次实验我学会了此软件的基本操作方法。
同时让我了解到硬件可以用软件来完成，此软件的模拟仿真给我们学习数字电路有很大的帮助，形象的表达了信号的输出。
FPGA_原理图输入方法
出来
图4-6 选择最后实现本项设计的目标器件
图4-7 对工程文件进行编译、综合和适配等操作
选择编译器
编译窗
消去Quartus适配操作
选择此项
消去这里的勾
完成编译！
步骤5：时序仿真
首先选择此项， 为仿真测试新 建一个文件
选择波形 编辑器文件
(1) 建立波形文件。
从SNF文件中 输入设计文件
的信号节点
图4-10 在Options菜单中消去网格对齐Snap to Grid的选择(消去对勾)
(4) 设定仿真时间。
选择END TIME 调整仿真时间
区域。
图4-11 设定仿真时间
选择60微秒 比较合适
(5) 加上输入信号。
(6) 波形文件存盘。
用此键改变仿真 区域坐标到合适
位置。
点击‘1’，使拖黑 的电平为高电平
图4-30 测频时序控制电路
图4-31 测频时序控制电路工作波形
4.2.4 频率计顶层电路设计
图4-32 频率计顶层电路原理图(文件：ft_top.gdf)
图4-33 频率计工作时序波形
4.2.5 设计项目的其他信息和资源配置
(1) 了解设计项目的结构层次
图4-34 频率计ft_top项目的设计层次
(2) 计数器电路实现
图4-25 调出元件74390
图4-26 从Help中了解74390的详细功能
(3) 波形仿真
图4-27 两位十进制计数器工作波形
4.2.2 频率计主结构电路设计
图4-28 两位十进制频率计顶层设计原理图文件
图4-29 两位十进制频率计测频仿真波形
4.2.3 测频时序控制电路设计
4.3 参数可设置LPM兆功能块
图4-6 选择最后实现本项设计的目标器件
图4-7 对工程文件进行编译、综合和适配等操作
选择编译器
编译窗
消去Quartus适配操作
选择此项
消去这里的勾
完成编译！
步骤5：时序仿真
首先选择此项， 为仿真测试新 建一个文件
选择波形 编辑器文件
(1) 建立波形文件。
从SNF文件中 输入设计文件
的信号节点
图4-10 在Options菜单中消去网格对齐Snap to Grid的选择(消去对勾)
(4) 设定仿真时间。
选择END TIME 调整仿真时间
区域。
图4-11 设定仿真时间
选择60微秒 比较合适
(5) 加上输入信号。
(6) 波形文件存盘。
用此键改变仿真 区域坐标到合适
位置。
点击‘1’，使拖黑 的电平为高电平
图4-30 测频时序控制电路
图4-31 测频时序控制电路工作波形
4.2.4 频率计顶层电路设计
图4-32 频率计顶层电路原理图(文件：ft_top.gdf)
图4-33 频率计工作时序波形
4.2.5 设计项目的其他信息和资源配置
(1) 了解设计项目的结构层次
图4-34 频率计ft_top项目的设计层次
(2) 计数器电路实现
图4-25 调出元件74390
图4-26 从Help中了解74390的详细功能
(3) 波形仿真
图4-27 两位十进制计数器工作波形
4.2.2 频率计主结构电路设计
图4-28 两位十进制频率计顶层设计原理图文件
图4-29 两位十进制频率计测频仿真波形
4.2.3 测频时序控制电路设计
4.3 参数可设置LPM兆功能块
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3
d[5..0]
INPUT VCC
第 11 页
d0 d1 d2 d3 d4 d5
AND6
第三章 原理图输入设计方法
节点
引脚间的连线（细线）可以称为节点， 节点是可以命名的，命名规则与引脚相 同。 如果不想连线太多，可以对本质上相 连的节点取一致的名称
3
d[5..0]
INPUT VCC
d[5..0] d0 d1 d2 d3 d4
AND6
选中一条细线，当 有小■闪烁时，表 示可以进行命名
第 12 页
第三章 原理图输入设计方法
3.保存文件 注意最上面的标题栏： 有可能不是 Untitled1 这里是指示环境的当前设计项目
注意此时的文件名 “Untitled1”
第 13 页
第三章 原理图输入设计方法
第 14 页
第三章 原理图输入设计方法
第 16 页
将当前设 计设置为 工程文件
第三章 原理图输入设计方法
5.编译Compile
按下
1.若有错误－>双击Message栏中的红字
第 17 页
第三章 原理图输入设计方法
第 18 页
第三章 原理图输入设计方法
正确
注意：此时菜单栏中 出现了Processing选项
编译器网 表cnf
逻辑综合
第三章 原理图输入设计方法
第三章 原理图输入设计方法
第 1 页
第三章 原理图输入设计方法
3.1 原理图设计方法 原理图编辑流程
准备：安装max＋plusII并进入该环境
第 2 页
第三章 原理图输入设计方法
STEP1：建立工 作库文件夹 STEP2：输入设计项目 原理图/VHDL文本代码 STEP3：存盘，注意 VHDL文件取名！
第 7 页
第三章 原理图输入设计方法
元件的编辑
移动 旋转
1.右键菜单 2.Edit菜单
删除 复制
1.简单的方法，“ctrl＋移动”
第 8 页
第三章 原理图输入设计方法
连线
简单的方法：
1.将两个元件的引脚处对齐，拖动一个元 件，自动形成连线
按下橡皮筋 按钮
2.用鼠标画
两个引脚的连线不能重叠
第 5 页
第三章 原理图输入设计方法
调出符号 双击空白处 单击右键－>enter symbol
第 6 页
第三章 原理图输入设计方法
可以直接输入符号名，如 input，and2，7474等 符号库，第一行是用户 的工作库（Work Library） 路径。点击任一个库的 路径，都会在Symbol Files下显示所有的符号 文件名。 最后点击“ok”
波形为高电平 波形为不确定态 波形为高阻态 波形反相 为波形赋时钟值
为波形赋计数器值
第 27 页
第三章 原理图输入设计方法
对成组输入端子设置波形
为群组信号赋值
怎样合组？
第 28 页
第三章 原理图输入设计方法
7.启动仿真
按下仿真按钮
第 29 页
第三章 原理图输入设计方法
设置仿真栅格单位的意义
仿真栅格单位Grid Size: 规定每个栅格 的最小时间单位 ，时间值显示在每个 栅格竖线的上方。
1.建立一个新的原理图文件
File > New 选择Graphic Editor file (gdf 格式文 件)
第 4 页
第三章 原理图输入设计方法
2.输入元件
Max+plusII的内建函数
基本元件库——prim，常用基本元件库， 如AND、OR、VCC、GND、INPUT、OUTPUT 中规模器件库——mf，数字电路中一些中 规模器件库，如74系列逻辑器件。 较大规模器件库——mega_lpm，一些比 较大的并可做参数设置的元件，使用中需要 对其参数进行设置，称为参数可设置兆功能 库.
注意
1.为了方便同一个项目下的文件查找方便， 最好事先特别建立一个目录为该项目的专 用目录，目录下存放所有相关的文件 2.文件的路径不能包含汉字，不能用空格 3.保存的文件名不要和库文件名相同，如 and2、7402等等
第 15 页
第三章 原理图输入设计方法
4.将当前设计设置为工程文件
新建一个 Project
适配 rpt
装配
数据库建 库
第 19 页
逻辑分割
时序仿真网 表文件snf
第三章 原理图输入设计方法
时序仿真与功能仿真
第 20 页
第三章 原理图输入设计方法
编译器网 表cnf
功能仿真网 表文件snf
数据库建 库
第 21 页
第三章 原理图输入设计方法
6.建立仿真文件
创建仿真波形文件
第 22 页
仿真栅格单位是设置时钟周期 的最小单位，即时钟周期最小等于 栅格单位，最大等于栅格单位的倍 数。P46（思考题：如何设置Grid Size？时钟信号周期如何设置？）
第 30 页
第三章 原理图输入设计方法
Grid Size
Options-> Grid size
输入网格值， 默认100ns
第 31 页
连线不能进入元件的虚线框内部
第 9 页
第三章 原理图输入设计方法
引脚的命名
双击引脚名
注意
1.第一个字符必须为英文，以后可用下划 线、数字等组合 2.下划线前后要有字母或数字 3.“/”“-”“%”都是非法的 4.大小写的意义一样
第 10 页
第三章 原理图输入设计方法
总线
先画一条线－>单击右键－> Line style－>粗线 引脚名或总线名的规则为****[m..n]或 者[n..m]，其中m>n≥0，最多可以代表 256个引脚名。一般采用[n－1..0]。
设置仿真终止时间的意义
第三章 原理图输入设计方法
仿真终止时间End Time:规 定何时终止施加输入向量。系统 默认为1us，对简单逻辑电路足 够了，但复杂电路需要仿真的时 间远远超过1us，要人工重新设 置。 (如何设置End Time？)
STEP6：建立仿 真波形文件
STEP5： 启动编译
STEP4：将设计项 目设置成Project
STEP7：功能仿 真和波形分析
STEP8： 选择目标器件
STEP9：引脚 锁定并编译
STEP12： 硬件测试
STEP11：编程 下载/配置
STEP10：时序 仿真和延时分析
第 3 页
第三章 原理图输入设计方法
第三章 原理图输入设计方法
注意，波形文件（scf）的名称一定 要与对应的原理图文件的名称（gdf）相 同
第 23 页
第三章 原理图输入设计方法
第 24 页
第三章 原理图输入设计方法
1
3
2
第 25 页
4
第三章 原理图输入设计方法
第 26 页
第三章 原理图输入设计方法
对单个输入端子设置波形 波形为低电平
d[5..0]
INPUT VCC
第 11 页
d0 d1 d2 d3 d4 d5
AND6
第三章 原理图输入设计方法
节点
引脚间的连线（细线）可以称为节点， 节点是可以命名的，命名规则与引脚相 同。 如果不想连线太多，可以对本质上相 连的节点取一致的名称
3
d[5..0]
INPUT VCC
d[5..0] d0 d1 d2 d3 d4
AND6
选中一条细线，当 有小■闪烁时，表 示可以进行命名
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第三章 原理图输入设计方法
3.保存文件 注意最上面的标题栏： 有可能不是 Untitled1 这里是指示环境的当前设计项目
注意此时的文件名 “Untitled1”
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第三章 原理图输入设计方法
第 14 页
第三章 原理图输入设计方法
第 16 页
将当前设 计设置为 工程文件
第三章 原理图输入设计方法
5.编译Compile
按下
1.若有错误－>双击Message栏中的红字
第 17 页
第三章 原理图输入设计方法
第 18 页
第三章 原理图输入设计方法
正确
注意：此时菜单栏中 出现了Processing选项
编译器网 表cnf
逻辑综合
第三章 原理图输入设计方法
第三章 原理图输入设计方法
第 1 页
第三章 原理图输入设计方法
3.1 原理图设计方法 原理图编辑流程
准备：安装max＋plusII并进入该环境
第 2 页
第三章 原理图输入设计方法
STEP1：建立工 作库文件夹 STEP2：输入设计项目 原理图/VHDL文本代码 STEP3：存盘，注意 VHDL文件取名！
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第三章 原理图输入设计方法
元件的编辑
移动 旋转
1.右键菜单 2.Edit菜单
删除 复制
1.简单的方法，“ctrl＋移动”
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第三章 原理图输入设计方法
连线
简单的方法：
1.将两个元件的引脚处对齐，拖动一个元 件，自动形成连线
按下橡皮筋 按钮
2.用鼠标画
两个引脚的连线不能重叠
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第三章 原理图输入设计方法
调出符号 双击空白处 单击右键－>enter symbol
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第三章 原理图输入设计方法
可以直接输入符号名，如 input，and2，7474等 符号库，第一行是用户 的工作库（Work Library） 路径。点击任一个库的 路径，都会在Symbol Files下显示所有的符号 文件名。 最后点击“ok”
波形为高电平 波形为不确定态 波形为高阻态 波形反相 为波形赋时钟值
为波形赋计数器值
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第三章 原理图输入设计方法
对成组输入端子设置波形
为群组信号赋值
怎样合组？
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第三章 原理图输入设计方法
7.启动仿真
按下仿真按钮
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第三章 原理图输入设计方法
设置仿真栅格单位的意义
仿真栅格单位Grid Size: 规定每个栅格 的最小时间单位 ，时间值显示在每个 栅格竖线的上方。
1.建立一个新的原理图文件
File > New 选择Graphic Editor file (gdf 格式文 件)
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第三章 原理图输入设计方法
2.输入元件
Max+plusII的内建函数
基本元件库——prim，常用基本元件库， 如AND、OR、VCC、GND、INPUT、OUTPUT 中规模器件库——mf，数字电路中一些中 规模器件库，如74系列逻辑器件。 较大规模器件库——mega_lpm，一些比 较大的并可做参数设置的元件，使用中需要 对其参数进行设置，称为参数可设置兆功能 库.
注意
1.为了方便同一个项目下的文件查找方便， 最好事先特别建立一个目录为该项目的专 用目录，目录下存放所有相关的文件 2.文件的路径不能包含汉字，不能用空格 3.保存的文件名不要和库文件名相同，如 and2、7402等等
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第三章 原理图输入设计方法
4.将当前设计设置为工程文件
新建一个 Project
适配 rpt
装配
数据库建 库
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逻辑分割
时序仿真网 表文件snf
第三章 原理图输入设计方法
时序仿真与功能仿真
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第三章 原理图输入设计方法
编译器网 表cnf
功能仿真网 表文件snf
数据库建 库
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第三章 原理图输入设计方法
6.建立仿真文件
创建仿真波形文件
第 22 页
仿真栅格单位是设置时钟周期 的最小单位，即时钟周期最小等于 栅格单位，最大等于栅格单位的倍 数。P46（思考题：如何设置Grid Size？时钟信号周期如何设置？）
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第三章 原理图输入设计方法
Grid Size
Options-> Grid size
输入网格值， 默认100ns
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连线不能进入元件的虚线框内部
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第三章 原理图输入设计方法
引脚的命名
双击引脚名
注意
1.第一个字符必须为英文，以后可用下划 线、数字等组合 2.下划线前后要有字母或数字 3.“/”“-”“%”都是非法的 4.大小写的意义一样
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第三章 原理图输入设计方法
总线
先画一条线－>单击右键－> Line style－>粗线 引脚名或总线名的规则为****[m..n]或 者[n..m]，其中m>n≥0，最多可以代表 256个引脚名。一般采用[n－1..0]。
设置仿真终止时间的意义
第三章 原理图输入设计方法
仿真终止时间End Time:规 定何时终止施加输入向量。系统 默认为1us，对简单逻辑电路足 够了，但复杂电路需要仿真的时 间远远超过1us，要人工重新设 置。 (如何设置End Time？)
STEP6：建立仿 真波形文件
STEP5： 启动编译
STEP4：将设计项 目设置成Project
STEP7：功能仿 真和波形分析
STEP8： 选择目标器件
STEP9：引脚 锁定并编译
STEP12： 硬件测试
STEP11：编程 下载/配置
STEP10：时序 仿真和延时分析
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第三章 原理图输入设计方法
第三章 原理图输入设计方法
注意，波形文件（scf）的名称一定 要与对应的原理图文件的名称（gdf）相 同
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第三章 原理图输入设计方法
第 24 页
第三章 原理图输入设计方法
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第三章 原理图输入设计方法
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第三章 原理图输入设计方法
对单个输入端子设置波形 波形为低电平