VHDL数字电路设计教程课程设计 (2)

《VHDL语言》课程设计报告四路抢答计时器班级:学号:姓名:设计日期：2008年12月15日至2008年12月26日第1章课程设计概述1.1设计目的本次设计的目的就是在掌握MAX+plus II实验开发系统的初步使用基础上，了解并掌握VHDL硬件描述语言的设计方法和思想，使自己能将已学过的数字电子系统设计、VHDL 程序设计等知识综合运用于电子系统的设计中，掌握运用VHDL 设计电子系统的流程和方法，加强和培养自己对电子系统的设计能力。

任务是通过二周的时间，基本掌握EDA的基本方法，熟悉一种EDA软件（MAX+plus II），并能利用EDA软件设计一个电子技术综合问题。

通过学习的VHDL语言结合电子电路的知识理论联系实际，掌握所学的课程知识，学习基本单元电路的综合设计应用通过对四路抢答计时器的设计，巩固和综合运用所学的课程，摆脱一维的思维模式，以多维并发的思路来完成VHDL 的程序设计。

目前市场上已有各种各样的抢答器, 但绝大多数是早期设计的, 以模拟电路、数字电路或者模拟电路与数字电路相结合的产品。

这部分抢答器已相当成熟, 但功能越多的电路相对来说就越复杂, 且成本偏高, 故障高, 显示方式简单( 有的甚至没有显示电路) , 无法判断提前抢按按钮的行为, 不便于电路升级换代。

而与非门和非门后的反馈信号的高电平作为解锁存，用555定时器的模型来倒计时，同时以脉冲信号来控制加法器和减法器来控制抢答过程中的计分，应用二极管和数码显示管为主要部件来设计扫描显示器则降低了其复杂性、高故障性以及显示方式简单的问题。

通过课程设计深入理解VHDL语言的精髓和掌握运用所学的知识，达到课程设计的目标。

1.2 设计内容通过VHDL程序设计一个4人参加的智力竞赛抢答计时器，当有某一参赛者首先按下抢答开关时，相应显示灯亮并伴有声响，此时抢答器不再接受其他输入信号。

电路具有回答问题时间控制功能。

要求回答问题时间小于等于100s(显示为0~99)，时间显示采用倒计时方式。

vhdl与数字系统课程设计一、课程目标知识目标：1. 学生能理解VHDL的基本语法和结构，掌握VHDL编程的基本方法。

2. 学生能运用VHDL语言设计简单的数字系统，如组合逻辑电路和时序逻辑电路。

3. 学生能理解数字系统的基本原理，掌握数字系统的设计方法和步骤。

技能目标：1. 学生能运用VHDL语言编写代码，实现特定功能的数字电路。

2. 学生能使用相关的EDA工具，如ModelSim进行VHDL代码的仿真和调试。

3. 学生能通过课程设计实践，培养解决实际问题的能力和团队协作能力。

情感态度价值观目标：1. 学生能培养对数字系统设计和VHDL编程的兴趣，激发创新思维和探索精神。

2. 学生在学习过程中，能树立正确的工程观念，注重实际应用和问题解决。

3. 学生能在团队合作中，学会互相尊重、沟通协作，培养良好的团队精神和职业素养。

课程性质分析：本课程为数字电路与系统相关专业的选修课程，旨在通过VHDL语言的学习，使学生掌握数字系统设计的基本方法和技能。

学生特点分析：学生已具备一定的电子电路基础知识，具有一定的编程能力和实践操作能力，但对VHDL语言和数字系统设计尚处于入门阶段。

教学要求：1. 结合课本内容，注重理论与实践相结合，提高学生的实际操作能力。

2. 通过课程设计，培养学生分析问题、解决问题的能力，增强学生的工程素养。

3. 注重激发学生的学习兴趣，引导学生主动探索，培养创新意识。

二、教学内容1. VHDL基础语法与结构- 数据类型与运算符- 顺序语句与并发语句- 子程序与程序包- 配置与库的运用2. 数字系统原理与设计方法- 组合逻辑电路设计- 时序逻辑电路设计- 数字系统层次化设计方法3. VHDL在数字系统设计中的应用- 代码编写规范与技巧- 仿真与调试方法- 常用数字电路的VHDL实现，如：编码器、译码器、计数器等4. 课程设计实践- 设计题目与要求- 团队协作与分工- 设计报告撰写与答辩教学大纲安排：第一周：VHDL基础语法与结构介绍第二周：数字系统原理与设计方法第三周：VHDL在数字系统设计中的应用第四周：课程设计实践与指导第五周：课程设计总结与评价教学内容关联教材：1. 《数字电路与系统》相关章节：组合逻辑电路、时序逻辑电路设计原理。

vhdl课程设计模板一、教学目标本课程的教学目标是使学生掌握VHDL（Very High Speed Integrated Circuit Hardware Description Language）的基本语法、编程技巧和设计方法，培养学生进行数字电路设计的实践能力。

具体目标如下：1.知识目标：–理解VHDL的基本概念、语法和规则；–掌握VHDL编程技巧，包括信号声明、实体描述、架构声明、端口映射、过程声明等；–了解数字电路的设计方法和流程，包括逻辑分析、模块划分、代码编写、仿真测试等。

2.技能目标：–能够使用VHDL编写简单的数字电路模块，如加法器、乘法器、计数器等；–能够进行数字电路的仿真测试，分析电路的功能和性能；–能够进行数字电路的硬件实现，使用FPGA或ASIC器件进行电路调试和验证。

3.情感态度价值观目标：–培养学生的创新意识和团队合作精神，鼓励学生进行自主设计和协作开发；–培养学生对电子工程领域的兴趣和热情，提高学生对数字电路设计的认识和理解。

二、教学内容根据教学目标，本课程的教学内容主要包括VHDL基本语法、编程技巧和数字电路设计方法。

教学大纲如下：1.VHDL基本语法：–信号声明和实体描述；–架构声明和端口映射；–过程声明和组合逻辑设计；–循环语句和条件语句；–子程序调用和参数传递。

2.VHDL编程技巧：–编写简单的数字电路模块，如加法器、乘法器、计数器等；–使用仿真工具进行电路仿真测试，分析电路的功能和性能；–使用硬件描述语言进行数字电路的硬件实现，使用FPGA或ASIC器件进行电路调试和验证。

3.数字电路设计方法：–逻辑分析和模块划分；–代码编写和模块集成；–仿真测试和硬件实现；–电路调试和性能优化。

三、教学方法为了达到教学目标，本课程将采用多种教学方法，包括讲授法、讨论法、案例分析法和实验法等。

1.讲授法：教师通过讲解VHDL的基本语法、编程技巧和设计方法，引导学生掌握相关知识；2.讨论法：学生分组进行讨论，分享学习心得和设计经验，促进学生之间的交流和合作；3.案例分析法：分析典型的数字电路设计案例，让学生了解实际应用中的设计方法和技巧；4.实验法：学生动手进行数字电路设计，使用仿真工具进行电路仿真测试，提高学生的实践能力。

VHDL语言实现数字电路设计数字电路是由逻辑门、寄存器以及其他数字组件组成的电子系统，用于处理和传输数字信号。

VHDL（Very High-Speed Integrated Circuit Hardware Description Language）是一种硬件描述语言，用于描述数字电路和系统。

通过使用VHDL语言，我们可以实现数字电路的设计，从而满足各种需求。

VHDL语言提供了一种结构化的设计方法，允许设计者描述硬件电路的结构、功能以及时序行为。

以下是一些常见的数字电路设计任务，以及如何使用VHDL语言来实现它们。

1. 门电路设计门电路是最简单的数字电路之一，由逻辑门组成。

使用VHDL语言，我们可以通过描述逻辑门的输入和输出来实现门电路的设计。

例如，我们可以使用VHDL语言描述一个与门：```vhdlentity AND_gate isport (A, B : in bit;Y : out bit);end entity AND_gate;architecture dataflow of AND_gate isbeginY <= A and B;end architecture dataflow;```在这个例子中，我们定义了一个输入端口A和B，以及一个输出端口Y。

在architecture部分，我们使用VHDL语言描述了Y的逻辑值为A和B的逻辑与。

2. 时序逻辑电路设计时序逻辑电路是根据时钟信号进行操作和状态转换的电路。

使用VHDL语言，我们可以描述时序逻辑电路的行为和状态变化。

例如，我们可以使用VHDL语言描述一个触发器：```vhdlentity D_flip_flop isport (D, CLK : in bit;Q : out bit);end entity D_flip_flop;architecture behavior of D_flip_flop issignal Q_temp : bit;beginprocess(CLK)beginif CLK'event and CLK = '1' thenQ_temp <= D;end if;end process;Q <= Q_temp;end architecture behavior;```在这个例子中，我们定义了一个输入端口D和CLK，以及一个输出端口Q。

数字集成电路-电路系统与设计第二版课程设计
一、课程设计介绍
数字集成电路是现代电路设计中的重要组成部分，也是计算机科学与工程的重要分支。

本课程设计旨在通过对数字集成电路的系统与设计进行探究，并结合具体的案例来设计和实现数字集成电路，使学生能够熟悉数字集成电路的基本原理、设计方法和实现技术。

本课程设计主要包含以下内容：
1.数值系统和编码
2.逻辑功能设计：组合逻辑电路和时序逻辑电路
3.集成电路设计方法和流程
4.VHDL和FPGA实现数字逻辑电路
5.数字信号处理器
通过本次课程设计，学生将掌握数字集成电路的系统性设计思路和实现方法，具备数字电路设计的基本能力和实际操作技术，能够针对具体应用场景提出解决方案，实现数字电路的设计、验证和调试。

二、课程设计要求
1. 课程设计题目
本次课程设计的题目为“4位计数器设计”。

2. 软件工具
VHDL编程软件和EDA工具
1。

华工vhdl课程设计一、教学目标本课程的教学目标是使学生掌握VHDL的基本知识和应用技能，能够使用VHDL进行简单的数字电路设计和仿真。

具体目标如下：1.知识目标：学生能够理解VHDL的基本概念、语法和规则，掌握数字电路的设计原理和方法。

2.技能目标：学生能够使用VHDL语言编写简单的数字电路模块，进行电路仿真和测试，并能够分析和解决设计过程中遇到的问题。

3.情感态度价值观目标：培养学生对电子工程领域的兴趣和热情，提高学生的问题解决能力和创新意识，培养学生的团队合作精神和沟通协调能力。

二、教学内容本课程的教学内容主要包括VHDL基本语法、数字电路设计方法和仿真技术。

具体安排如下：1.VHDL基本语法：介绍VHDL的基本元素、数据类型、信号声明、实体描述、架构描述等。

2.数字电路设计方法：介绍组合逻辑电路、时序逻辑电路的设计方法和步骤。

3.仿真技术：介绍使用VHDL进行电路仿真的方法和技巧，包括波形显示、信号分析等。

三、教学方法为了激发学生的学习兴趣和主动性，本课程将采用多种教学方法，包括讲授法、讨论法、案例分析法和实验法等。

1.讲授法：通过教师的讲解和演示，向学生传授VHDL的基本知识和设计方法。

2.讨论法：学生进行小组讨论，鼓励学生提出问题、分享经验和互相学习。

3.案例分析法：通过分析具体的数字电路设计案例，让学生理解和掌握设计方法和技巧。

4.实验法：学生动手进行电路设计和仿真实验，培养学生的实际操作能力和问题解决能力。

四、教学资源为了支持教学内容和教学方法的实施，丰富学生的学习体验，我们将准备以下教学资源：1.教材：选用《华工VHDL课程设计》教材，作为学生学习的基本参考资料。

2.参考书：提供相关的数字电路设计和VHDL编程的参考书籍，供学生进一步学习和深入研究。

3.多媒体资料：制作课件、教学视频等多媒体资料，帮助学生更好地理解和掌握教学内容。

4.实验设备：提供必要的实验设备和工具，如电路仿真器、示波器等，让学生进行实际操作和验证。

电子科技大学UNIVERSITY OF ELECTRONIC SCIENCE AND TECHNOLOGY OF CHINA数字逻辑设计实验报告实验题目：4B5B编码器学生：指导老师：一、实验容4B/5B编码是百兆以太网中线路层编码类型之一，该试验需要实现用5bit 的二进制数来表示4bit二进制数。

二、实验要求1、功能性要求：能够实现4B5B编码，即输入4bit数据时能输出正确的5bit编码结果。

2、算法要求：利用卡诺图对编码真值表进行化简，得出其逻辑表达式，并基于此进行硬件设计。

3、设计性要求：使用代码及原理图两种设计方式来进行设计。

采用基本门结构化描述。

能够编写Test Bench文件，并利用Modelsim进行仿真。

三、实验原理及设计思路1、实验原理：在IEEE 802.9a等时以太网标准中的4B:5B编码方案,因其效率高和容易实现而被采用。

这种编码的特点是将欲发送的数据流每4bit作为一个组，然后按照4B/5B编码规则将其转换成相应5bit码。

5bit码共有32种组合，但只采用其中的16种对应4bit码的16种，其他的16种或者未用或者用作控制码，以表示帧的开始和结束、光纤线路的状态（静止、空闲、暂停）等。

4B5B编码表如下：2、设计思路：（1）整体思路：对已知的编码真值表，首先利用卡诺图对其进行化简，得出其逻辑表达式，再用基本门结构将其实现。

（2）卡诺图与表达式：设输入的4位编码为：ABCD，输出的5位编码为：VWXYZ，则分别画出其卡诺图并得出表达式如下：1.V:V=A+B’D’+B’C2.W:W=B+A’C’X=C+A’B’D’4.Y:Y=A’B+AB’+C’D’+AC’Z=D（3）基本门结构设计：由上述表达式可见，用到的基本门有：非门、2输入与门、3输入与门、2输入或门、3输入或门、4输入或门，用not、and、or将其一一表示出即可。

四、程序设计1、顶层模块：library IEEE;use IEEE.STD_LOGIC_1164.ALL;entity main isPort ( a : in STD_LOGIC;b : in STD_LOGIC;c : in STD_LOGIC;d : in STD_LOGIC;v : out STD_LOGIC;w : out STD_LOGIC;x : out STD_LOGIC;y : out STD_LOGIC;z : out STD_LOGIC);end main;architecture Behavioral of main isCOMPONENT notiPORT(i : IN std_logic;);END COMPONENT;COMPONENT and2iPORT(i1 : IN std_logic;i2 : IN std_logic;o : OUT std_logic);END COMPONENT;COMPONENT and3iPORT(i1 : IN std_logic;i2 : IN std_logic;i3 : IN std_logic;o : OUT std_logic);END COMPONENT;COMPONENT or2iPORT(i1 : IN std_logic;i2 : IN std_logic;o : OUT std_logic);END COMPONENT;COMPONENT or3iPORT(i1 : IN std_logic;i2 : IN std_logic;i3 : IN std_logic;o : OUT std_logic);END COMPONENT;COMPONENT or4iPORT(i1 : IN std_logic;i2 : IN std_logic;i3 : IN std_logic;i4 : IN std_logic;);END COMPONENT;signal nota,notb,notc,notd,v1,v2,v3,w1,w2,x1,x2,y1,y2,y3,y4,vv,ww,xx,yy,zz : std_logic;begin--not--Inst_noti_nota: noti PORT MAP(i => a,o => nota);Inst_noti_notb: noti PORT MAP(i => b,o => notb);Inst_noti_notc: noti PORT MAP(i => c,o => notc);Inst_noti_notd: noti PORT MAP(i => d,o => notd);--v--v1<=a;Inst_and2i_v2: and2i PORT MAP(i1 => notb,i2 => notd,o => v2);Inst_and2i_v3: and2i PORT MAP(i1 => notb,i2 => c,o => v3);Inst_or3i_vv: or3i PORT MAP(i1 => v1,i2 => v2,i3 => v3,o => vv);--w--w1<=b;Inst_and2i_w2: and2i PORT MAP( i1 => nota,i2 => notc,o => w2);Inst_or2i_ww: or2i PORT MAP(i1 => w1,i2 => w2,o => ww);--x--x1<=c;Inst_and3i_x2: and3i PORT MAP( i1 => nota,i2 => notb,i3 => notd,o => x2);Inst_or2i_xx: or2i PORT MAP(i1 => x1,i2 => x2,o => xx);--y--Inst_and2i_y1: and2i PORT MAP( i1 => nota,i2 => b,o => y1);Inst_and2i_y2: and2i PORT MAP( i1 => a,i2 => notb,o => y2);Inst_and2i_y3: and2i PORT MAP( i1 => notc,i2 => notd,o => y3);Inst_and2i_y4: and2i PORT MAP( i1 => a,i2 => notc,o => y4);Inst_or4i_yy: or4i PORT MAP(i1 => y1,i2 => y2,i3 => y3,i4 => y4,o => yy);--z--zz<=d;--not--Inst_noti_v: noti PORT MAP(i => vv,o => v);Inst_noti_w: noti PORT MAP(i => ww,o => w);Inst_noti_x: noti PORT MAP(i => xx,o => xInst_noti_y: noti PORT MAP(i => yy,o => y);Inst_noti_z: noti PORT MAP(i => zz,o => z);end Behavioral;2、非门：entity noti isPort ( i : in STD_LOGIC;o : out STD_LOGIC);end noti;architecture Behavioral of noti is begino <= not i;end Behavioral;3、2输入与门：entity and2i isPort ( i1 : in STD_LOGIC;i2 : in STD_LOGIC;o : out STD_LOGIC);end and2i;architecture Behavioral of and2i is begino <= i1 and i2;end Behavioral;4、3输入与门：entity and3i isPort ( i1 : in STD_LOGIC;i2 : in STD_LOGIC;i3 : in STD_LOGIC;o : out STD_LOGIC);end and3i;architecture Behavioral of and3i isbegino<=i1 and i2 and i3;end Behavioral;5、2输入或门：entity or2i isPort ( i1 : in STD_LOGIC;i2 : in STD_LOGIC;o : out STD_LOGIC); end or2i;architecture Behavioral of or2i is begino<=i1 or i2;end Behavioral;6、3输入或门：entity or3i isPort ( i1 : in STD_LOGIC;i2 : in STD_LOGIC;i3 : in STD_LOGIC;o : out STD_LOGIC); end or3i;architecture Behavioral of or3i is begino <= i1 or i2 or i3;end Behavioral;7、4输入或门：entity or4i isPort ( i1 : in STD_LOGIC;i2 : in STD_LOGIC;i3 : in STD_LOGIC;i4 : in STD_LOGIC;o : out STD_LOGIC); end or4i;architecture Behavioral of or4i is begino<=i1 or i2 or i3 or i4;end Behavioral;五、仿真与硬件调试1、仿真：（1）顶层仿真：1.仿真文件：LIBRARY ieee;USE ieee.std_logic_1164.ALL;ENTITY test1 ISEND test1;ARCHITECTURE behavior OF test1 IS-- Component Declaration for the Unit Under Test (UUT)COMPONENT mainPORT(a : IN std_logic;b : IN std_logic;c : IN std_logic;d : IN std_logic;v : OUT std_logic;w : OUT std_logic;x : OUT std_logic;y : OUT std_logic;z : OUT std_logic);END COMPONENT;--Inputssignal a : std_logic := '0';signal b : std_logic := '0';signal c : std_logic := '0';signal d : std_logic := '0';--Outputssignal v : std_logic;signal w : std_logic;signal x : std_logic;signal y : std_logic;signal z : std_logic;-- No clocks detected in port list. Replace <clock> below with -- appropriate port nameBEGIN-- Instantiate the Unit Under Test (UUT)uut: main PORT MAP (a => a,b => b,c => c,d => d,v => v,w => w,x => x,y => y,z => z);-- Stimulus processstim_proc: processbegina<='0';b<='0';c<='0';d<='0'; wait for 100 ns;a<='0';b<='0';c<='0';d<='1'; wait for 100 ns;a<='0';b<='0';c<='1';d<='0'; wait for 100 ns;a<='0';b<='0';c<='1';d<='1'; wait for 100 ns;a<='0';b<='1';c<='0';d<='0'; wait for 100 ns;a<='0';b<='1';c<='0';d<='1'; wait for 100 ns;a<='0';b<='1';c<='1';d<='0'; wait for 100 ns;a<='0';b<='1';c<='1';d<='1'; wait for 100 ns;a<='1';b<='0';c<='0';d<='0'; wait for 100 ns;a<='1';b<='0';c<='0';d<='1'; wait for 100 ns;a<='1';b<='0';c<='1';d<='0'; wait for 100 ns;a<='1';b<='0';c<='1';d<='1'; wait for 100 ns;a<='1';b<='1';c<='0';d<='0'; wait for 100 ns;a<='1';b<='1';c<='0';d<='1'; wait for 100 ns;a<='1';b<='1';c<='1';d<='0'; wait for 100 ns;a<='1';b<='1';c<='1';d<='1'; -- insert stimulus herewait;end process;END;2.仿真结果：（2）非门仿真：（3）2输入与门仿真：（4）2输入或门仿真：（5）3输入或门仿真：（6）4输入或门仿真：2、硬件调试：（1）管脚配置：NET "a" LOC = P6; #sb1NET "b" LOC = P141;NET "c" LOC = P136;NET "d" LOC = P129;NET "v" LOC = P122;NET "w" LOC = P123;NET "x" LOC = P124;NET "y" LOC = P125;NET "z" LOC = P126;（2）调试结果：如上图所示，4B码为“0000”，其对应的5B码为“11110”。

实验一秒表计数器的设计实验目的:本实验通过设计四种频率可选的数字时钟系统, 以达到熟悉VHDL 语言编程语法、设计思路和熟练掌握Quartus II 开发软件的目的。

二、实验内容:该数字时钟的显示格式如下所示: HH: MM: SS, 其中HH表示时计数的两位, MM表示分计数的两位, SS表示秒计数的两位。

本系统输入信号分别为复位信号rst(高有效)、sel(两位信号, 分别可以选择2分频、4分频8分频和16分频)、clk_in(时钟信号)、8位时输出、8位分输出、8位秒输出(其中高4为表示对应的高半字节、低4位表示的低半字节, 譬如当时间为08:59:30时, 时输出为”0000_1000”,分输出为”0101_1001”,秒输出为”0011_0000”)。

该时钟系统可以通过Sel信号时钟运行的快慢。

三、实验流程:通过对实验内容的分析: 可以考虑时钟系统的可由三部分组成: 1.分频器:分频器为时序电路并且通过《数字电路》理论课程的学习可知由计数器来实现, 同学可以回想一下实验1中是如何实现计数器电路的设计）, 该模块主要产生2.4.8、16分频的时钟信号；2.多路选择器:在VHDL中多路选择器为组合逻辑, 可以有多种实现方法, 在这里主要选用了case语句来实现。

该模块的作用是从分频器中根据Sel信号选择适当的时钟信号；3.时钟控制器:该模块比较复杂, 主要实现功能是实现一个24小时的计时。

当时间为00:00:59的时候下一个时钟到来时状态的跳变为00:01:00, 计时中多数计数为加1操作, 有几个特殊状态需要重点考虑：当时间产生分进数时, 譬如上例。

当时间产生时进数时, 譬如00:01:59时刻的下一个状态为00:02:00;当时间产生时进数时, 譬如00:59:59是个的下一个状态为01:00：00。

当时间产生天进数时, 譬如23:59:59的下一个状态为00:00:00。

四、仿真要求:1、本次试验的结果全部采用功能仿真分析:在结果图中能够看到让复位信号rst为有效的情况下, 所有的输出为00:00:00；2.当频率选择输出分别为”00”、”01”、”10”、”11”时秒为的进数分别包含2.4.8、16倍clk_in的时钟周期；3.可以看到完整的计时周期00:00:00->23:59:59->00:00:00。