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第二章 DSP的硬件结构(整理)

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第二章DSP硬件结构

第二章DSP硬件结构

17
17
XM
YM
Multiplier(17*17)
FRCT
Fract/int
XA Adder(40)
40 From accumulator A
40
From accumulator B
Legend:
A Accumulator A
B Accumulator B
C CB data bus
D DB data bus
指数编码器
指数编码器用于支持单周期指令 EXP的专用硬件。在EXP指令中， 累加器中的指数值能以二进制补码 的形式存储在T寄存器中，范围为 bit-8至31。指数值定义为前面的 冗余位数减8的差值，即累加器中 为消除非有效符号位所需移动的位 数。当累加器中的值超过了32bits ，该操作将产生负值。
AH
累加器A高字（31 －16比特）
1A
BRC
块重复计数器
A
AG
累加器A保护位 （39－32比特）
1B RSA 块重复开始地址 1C REA 块重复结束地址
B
BL
累加器B低字（15 －0比特）
1D
PMS T
状态寄存器
C
BH
累加器B高字（31 －16比特）
1E
XPC PC扩展寄存器
D
BG
累加器B保护位 （39－32比特）
Sign control
SXM
Barrel shifter (-16~31)
40 MSW/LSM Write select
16 EB15-EB0
T:-16 through 31 range
ASM(4-0):-16 through 15 range
Instruction register immediate:-16 Through 15 or 0 through 15 range

DSP原理及应用第二章DSP的硬件结构总结(精)

DSP原理及应用第二章DSP的硬件结构总结(精)

第2章DSP的硬件结构DSP的硬件结构：DSP与标准微处理器有许多共同的地方，都是由CPU、存储器、总线、外设、接口、时钟组成。

从广义上讲，可以说DSP是一种CPU。

但DSP和一般的CPU 又有不同， DSP有自己的一些独特的特点，比如采用哈佛结构、流水线操作、独立的硬件乘法器、独立的DMA总线和控制器等。

Von Neuman结构与Harvard结构：Harvard结构：程序与数据存储空间分开，各有独立的地址总线和数据总线，取指和读数可以同时进行，从而提高速度，目前的水平已达到90亿次浮点运算/秒（9000MFLOPS）。

MIPS--Million Instruction Per SecondMFLOPS--Million Floating Operation Per Second流水操作（pipeline）：独立的硬件乘法器：在卷积、数字滤波、FFT、相关、矩阵运算等算法中，都有A(kB(n-k一类的运算，大量重复乘法和累加。

通用计算机的乘法用软件实现，用若干个机器周期。

DSP有硬件乘法器，用MAC指令（取数、乘法、累加）在单周期内完成。

独立的DMA总线和控制器：有一组或多组独立的DMA总线，与CPU的程序、数据总线并行工作，数据的传递和处理可以独立进行，DMA内部总线与系统总线完全分开，避开了总线使用上的瓶颈。

在不影响CPU工作的条件下，DMA速度已达800Mbyte/s。

CPU:通用微处理器的CPU由ALU和CU组成，其算术运算和逻辑运算通过软件来实现，如加法需要10个机器周期，乘法是一系列的移位和加法，需要数十个机器周期。

DSP的CPU设置硬件乘法器，可以在单周期内完成乘法和累加.移位:通用微处理器的移位，每调用一次移位指令移动1-bitDSP可以在一个机器周期内左移或右移多个bit，可以用来对数字定标，使之放大或缩小，以保证精度和防止溢出；还可以用来作定点数和浮点数之间的转换.溢出:通用CPU中，溢出发生后，设置溢出标志，不带符号位时回绕，带符号位时反相，带来很大的误差DSP把移位输出的最高位（MSB）存放在一个位检测状态寄存器中，检测到MSB=1时，就通知下一次会发生溢出，可以采取措施防止.数据地址发生器（DAG）:在通用CPU中，数据地址的产生和数据的处理都由ALU来完成在DSP中，设置了专门的数据地址发生器（实际上是专门的ALU），来产生所需要的数据地址，节省公共ALU的时间.外设（peripherals）:时钟发生器（振荡器与PLL）定时器（Timer）软件可编程等待状态发生器通用I/O同步串口（SSP）与异步串口（ASP）JTAG扫描逻辑电路（IEEE 1149.1标准便于对DSP作片上的在线仿真和多DSP条件下的调试’C54x的内部结构:中央处理器CPU 、内部总线控制、特殊功能寄存器、数据存储器RAM 、程序存储器ROM、I/O功能扩展接口、串行口、、主机通信接口HPI、定时系统、中断系统。

DSP总体结构

DSP总体结构

不变。
累加器 00F0 F0A1 32 输出移位器 (左移4位) 数据存储器 位置 0F0F 16 0F0F (a) 0A10 输出移位器 (左移6位) 3C3C 累加器 00F0 F0A1 32 2840 16 2840
数据存储器 位置 (b)
2.3 辅助寄存器算术逻辑单元
主要功能

在CALU操作的同时实现8个辅助 寄存器(AR7~AR0)上的算术运算。
乘法器的输入

乘法器的输出

16 位 临 时 寄 存 器 (TREG) ， 在 乘法之 前把数据读总线的 值加载到TREG；
数据读总线的数据 存储器值和程序读 总线的程序存储器 值。
两个输入值相乘后的32 位结果保存在乘积寄存 器(PREG)中； PREG的输出连接到32 位的乘积移位器，通过 PSCALE将乘积结果送 到CALU或数据存储器。
PM
OV溢出标志位：进行补码运算时，数据超出范围将发生溢出， OV=1。
复位、溢出时条件转移、无溢出时条件转移或LST指令使该位清0。
OVM溢出方式位：该位决定如何管理CALU的溢出。OVM=0，不对溢
出结果进行调整；OVM=1，对溢出结果进行调整，正溢出时ACC的结 果调整为7FFFFFFFH，负溢出时调整为80000000H。
状态寄存器 ST1第9位 说明 C=0:减结果产生借位/加结果未产生进位；C=1:加结果产生进位/减结果 未产生借位；左移或左循环，ACC最高位送至C，否则最低位送至C。

状态位 进位位C
溢出方式位OVM
ST0第11位
决定ACC如何反映算术运算的溢出。OVM=1:正溢出，ACC填充最大 正数，否则填充最大负数；OVM=0:正常溢出。

DSP原理及应用第二章DSP的硬件结构总结(精).doc

DSP原理及应用第二章DSP的硬件结构总结(精).doc

DSP原理及应用第二章DSP的硬件结构总结(精)【例2.4.1】累加器A=FF01234567H，执行带移位的STH 和STL指令后，求暂存器T和A的内容。

2.4.3桶形移位寄存器:TMS320C54x的40位桶形移位寄存器主要用于累加器或数据区操作数的定标。

它能将输入数据进行0~31位的左移和0~16位的右移。

所移动的位数可由ST1中的ASM或被指定的暂存器T决定。

1.组成框图①多路选择器MUX:用来选择输入数据。

②符号控制SC:用于对输入数据进行符号位扩展。

③移位寄存器:用来对输入的数据进行定标和移位④写选择电路:用来选择最高有效字和最低有效字。

2．桶形移位寄存器的输入通过多路选择器MUX来选择输入信号。

①取自DB数据总线的16位输入数据；②取自DB和CB扩展数据总线的32位输入数据；③来自累加器A或B的40位输入数据。

3．桶形移位寄存器的输出①输出至ALU的一个输入端；②经写MSW/LSW选择电路输出至EB总线。

4．桶形移位寄存器的功能主要用于格式化操作，为输入的数据定标。

①在进行ALU运算之前，对输入数据进行数据定标；②对累加器进行算术或逻辑移位；③对累加器进行归一化处理；④在累加器的内容存入数据存储器之前，对存储数据进行定标。

2.4.5比较、选择和存储单元CSSUCSSU单元主要完成累加器的高阶位与低阶位之间最大值的比较，即选择累加器中较大的字，并存储在数据存储器中。

工作过程：①比较电路COMP将累加器A或B的高阶位与低阶位进行比较；②比较结果分别送入TRN和TC中，记录比较结果以便程序调试；③比较结果输出至写选择电路，选择较大的数据；④将选择的数据通过总线EB存入指定的存储单元。

例如，CMPS指令可以对累加器的高阶位和低阶位进行比较，并选择较大的数存放在指令所指定的存储单元中。

指令格式：CMPSA，*AR1功能：对累加器A的高16位字（AH）和低16位字（AL）进行比较，若AH>AL，则AH→*AR1，TRN左移1位，0→TRN(0，0→TC；若AH，则AL→*AR1，TRN 左移1位，1→TRN(0，1→TC。

2-DSP的硬件结构

2-DSP的硬件结构

累加器 A
39-32 AG 保护位 39-32 BG 保护位
31-16 AH 高阶位 31-16 BH 高阶位
15-0 AL 低阶位 15-0 BL 低阶位
累加器 B
•累加器分为保护位（AG、BG）、高阶位（AH、BH） 和低阶位（AL、BL）三部分。 •使用STH、STL等指令，可将累加器的内容存放到数 据存储器中。右移时，AG和BG中各数据位分别移至 AH和BH；左移时，AL和BL中各数据分别移至AH和 BH，而AL和BL的低位添0。 •注意：由于移位操作是在移位寄存器中进行，所以操 作后累加器中的内容保持不变。
流水操作（pipeline）
第一条指令取数时，第二条指令译码，第 三条指令取指，依次类推。
取指 译码 取指 取数 译码 取指 执行 取数 译码 取指 执行 取数 译码 执行 取数 执行
流水线操作
在C54x的流水线中，一条指令分为以 下6个阶段： 在T1机器周期内CPU将PC中的内 预取指 容加载到程序地址总线PAB，找到指
都有算术逻辑单元（32bit、40bit） 都有累加器ACC（一个32bit、两个40bit ） 都有乘法器（16×16bit、17×17bit） 都有移位器（乘积定标、桶形） C24x有辅助寄存器及其算术单元ARAU （用来产生数据存储器的地址）；C54x有 比较、选择和存储单元CSSU（完成累加 器高低字节间的最大值比较、选择累加器 中较大的字、存储在数据存储器中） C54x还有指数编码器、CPU状态和控制寄 存器
三、专门的硬件乘法器和乘加指令MAC
在数字信号处理的算法中，乘法和累加是 基本的大量运算，占用绝大部分的处理时 间。例如，数字滤波，卷积，相关，向量 和矩阵运算中，有大量的乘和累加运算。 PC机计算乘法需多个周期用软件实现，而 DSP设置了硬件乘法器以及乘加指MAC， 在单周期内取两个操作数一次完成。

DSP技术硬件结构2

DSP技术硬件结构2


存储器接口单元（M单元） --内部数据流、指令流接口
指令缓冲单元（I单元） --指令缓冲队列和指令译码
程序流单元（P单元） --产生程序空间地址
地址数据流单元（A单元） --产生读/写数据空间地址 数据计算单元（D单元） --数据处理 内部地址总线与数据总线
C55x CPU内部总线结构
图2-5 P单元结构框图
程序地址产生逻辑： P单元寄存器： 产生24位的程序空间取指的地址； 1、程序流寄存器 一般情况下产生顺序地址， PC、RETA、CFCT 也可以I单元的立即数或D单元的 2、块重复寄存器 寄存器值作为地址 BRC0、BRC1、BRS1 程序控制逻辑： RSA0、RSA1、REA0、REA1 接收来自I单元的立即数，测试 3、单重复寄存器 来自A单元或D单元的结果，并把测试 RPTC、CSR 结果送程序地址发生器； 4、中断寄存器 测试内容如： IFR0、IFR1、IER0、IER1、 条件指令 DBIER0、DBIER1 中断请求 5、状态寄存器 ST0-55、 ST1-55、 ST2-55、 ST3-55、 单一指令重复或块指令重复
算术逻辑单元(ALU)
辅助寄存器字长 辅助寄存器
1（40位）
2字节（16位） 8
1（40位） 1（16位）
3字节（24位） 8
存储空间
数据寄存器
独立的程序/数据空间
0
统一的程序/数据空间
4
C55x的特征及优点
特征
一个 32位 x 16位指令缓冲 队列 两个17位x17位的乘法累加 器 一个40位算术逻辑单元 (ALU) 一个40位桶形移位寄存器
图2-8 指令流水线（取指阶段） 表2-6 取指阶段流水线的意义

DSP第2章 'C54x的硬件结构2


2013年8月15日
DSP原理及应用
6
3．工作方式状态寄存器PMST
主要设定和控制处理器的工作方式和存储器的配置，反映 处理器的工作状态。
15~7 6 5 4 AVIS 3 2 1 0 SST
IPTR MP/MC OVLY
DROM CLKOFF SMUL
中 断 向 量 指 针
CPU 工 作 方 式 选 择 位
③ 暂存器SPRAM。
2013年8月15日
DSP原理及应用
14
特殊功能寄存器
功能：主要用于程序的运算处理和寻址方式的选
择和设定。地址范围：0000H~001FH。 外设寄存器 ’C5402的CPU寄存器共有27个，CPU访问这 功能：用来控制片内外设电路的状态和存放数据。 些寄存器时，不需要插入等待时间。 地址范围：0020H~005FH。 包括串行口通信控制寄存器组、定时器定时控 暂存器SPRAM 制寄存器组、时钟周期设定寄存器组等。 功能：用来暂存变量。地址范围：0060H~007FH。
中断屏蔽寄存器 10H 中断标志寄存器 11H 保留 ( 用于测试 ) 12H 保留 ( 用于测试 ) 13H 保留 ( 用于测试 ) 14H 保留 ( 用于测试 ) 15H 状态寄存器0 16H 状态寄存器1 17H 累加器A低字(15~0位) 18H 累加器A高字(31~16位) 19H 累加器A保护位(39~32位) 1AH 累加器B低字(15~0位) 1BH 累加器B高字(31~16位) 1CH 累加器B保护位(39~32位) 1DH 暂存寄存器 1EH DSP原理及应用 状态转移寄存器 1FH
2013年8月15日
存储器映像的CPU寄存器， 存储器映像的外设寄存器 特殊功能寄存器

DSP课件第二章TMS320LF240x硬件结构

中断访问
当片内外设产生中断时，CPU响应中断并执行相应的中断服务程序 对片内外设进行操作。
05
TMS320LF240x的电源管理和低功耗
模式
电源管理单元
电源管理单元（PMU）是TMS320LF240x芯片中的一个重要组成部分，负责控制芯 片的电源供应和功耗管理。
PMU包含多个电源域，可独立控制各个电源域的开启和关闭，以实现灵活的功耗管 理。
较
他设备进行数据交换，可配 置为发送或接收模式。
器
比较器用于检测电压或电平 是否达到预设值，输出电平
可配置为高或低，常用于 PWM控制或阈值检测。
看门 狗定 时器
片内外设的访问方式
直接访问
通过特定的寄存器地址直接读写片内外设的控制寄存器和数据寄 存器。
间接访问
通过特定的寄存器地址读写片内外设的控制寄存器来配置片内外设， 再通过数据寄存器进行数据传输。
PMU还具有过压和欠压保护功能，以确保芯片在异常电源条件下能够安全运行。
低功耗模式
TMS320LF240x支持多种低功 耗模式，以便在不需要时降低芯
片功耗。
低功耗模式通过关闭不需要的内 部时钟和电源域来实现功耗降低。
在低功耗模式下，芯片的某些功 能将被禁用，但仍可以响应外部 事件或中断，并在必要时唤醒。
需求。
输入输出电平
02
TMS320LF240x的输入输出电平一般为CMOS电平，能够与
TTL和CMOS电路兼容。
驱动能力
03
TMS320LF240x的驱动能力较强，能够驱动较大规模的外部电
路。
封装形式
• TMS320LF240x的封装形式一般为塑封或陶瓷封装，具体 取决于应用需求和生产厂家。

0004：DSP原理及应用——第2章DSP芯片的硬件结构21—23节讲稿

第2章 TMS320C54x的硬件结构
3．控制引脚 HOLDA：响应控制存储器请求信号；
MSC：微状态完成信号；
IAQ：中断请求信号；
IACK：中断响应信号；
MP/MC：DSP工作方式选择信号；
INT0、INT1、INT2、INT3：外部中断请求信号。
NMI：非屏蔽中断。
《DSP原理及应用》 成都理工大学工程技T术M 学院 石坚
13
13
第2章 TMS320C54x的硬件结构
电源电路一
《DSP原理及应用》 成都理工大学工程技T术M 学院 石坚
14
14
第2章 TMS320C54x的硬件结构
电源电路二
+5 V
4
N C G ND
1
3
IN O UT
2
C6
C7
A S11 17 -3.3
0. 1u
0. 1u
10 uF
3. 3V 10 uF
● 2.5V电压的器件，其速度可达到100MIPS， 指令周期时间为10ns。
● 1.8V电压的器件，其速度可达到200MIPS， 每个核的指令周期时间为10ns。
《DSP原理及应用》 成都理工大学工程技T术M 学院 石坚
10
10
第2章 TMS320C54x的硬件结构
2.2.2 ’ C54x的引脚功能
中央处理器CPU 内部总线控制
I/O功能扩展接口 串行口
特殊功能寄存器 数据存储器RAM 程序存储器ROM
主机通信接口HPI 定时系统 中断系统
《DSP原理及应用》 成都理工大学工程技T术M 学院 石坚
4
4
第2章 TMS320C54x的硬件结构
系统

DSP课件第2章硬件结构


5、电源
采用高性能静态CMOS技术，供电电压为3.3V。 可用IDLE指令进入低功耗模式。
6、在片仿真接口
具有符合IEEEll49.1标准的在片仿真接口（JTAG）。
7、速度
单周期定点指令的执行时间为50ns、35ns或25ns(20MIPS，28.5MIPS， 或40MIPS)。
2.2 TMS320LF240x的总线结构
INTM：中断模式位
用来允许（INTM=0）或禁止（INTM=1）所有的可屏蔽中断。用 SETC OVM或CLRC OVM可将该位置1或清0。LST指令不影响OVM位。
DP：数据页面指针
当使用直接寻址方式时，DP存放存储器的数据页，DP与指令代 码的最低7位构成16位存储器地址。
数据存储器地址
SARAM的地址可以用于数据存储器和程序存储器。可通过软件配置 为外部存储器或内部SARAM。
SARAM在一个机器周期内只能访问一次。当CPU要求多次访问时， SARAM会向CPU提供一个未准备好的信号，然后在每个周期内执行一次 访问。
闪速存储器（Flash） 是电可擦除的、可编程的、可长期保存数据的存储器。
CPU的基本组成包括： 32位中央算术逻辑运算单元（CALU）； 32位累加器（ACC）；输入与输出数据比例移位器； 16位×16位的乘 法器（MUL）以及乘积比例移位器。
CPU功能结构图
2、输入比例部分
功能：将来自存储器的16位数据左移0~16位送往中央算术逻辑单元 （CALU）。
移位方法：左移后有使用的低位LSB填0，高位MSB填0或用符号 扩展，取决于状态寄存器ST1的符号扩展模式位SXM（D10）。 SXM=0 填0 SXM=1 符号扩展
中央算术逻辑单元
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• 片内单寻址RAM(SARAM)：
– 如C548、C5402、C5416等。
TMS320C54x硬件结构
2. TMS320C54x主要特性 – 低功耗、高性能的16位定点DSP芯片 – （3）片内外设
• • • • • • 软件可编程等待状态发生器(SWWSR) 可编程分区转换逻辑电路 片内锁相环(PLL)和时钟发生器 可编程串行接口（4种） 可编程定时器16位（1-2个） 8位或16位主机接口(HPI)
总线结构
一组程序总线PB – 传送从程序存储器读取的指令代码和立即数；
三组数据总线（CB、DB、EB） – CB,DB: 传送从数据存储器读出的操作数； – EB: 传送写入到数据存储器中的数据；
四组地址总线（PAB、CAB、DAB、
EAB）
– 传送执行指令所需的地址；
总线结构
读/写方式 PAB 程序读 程序写 单数据读 双数据读 32位长数据读 单数据写 数据读/写 双数据读/写 外设读 外设写 √ √ √ √ √ √ √ √ √ √ √ √ √ √ √ √ √ √ √ √ √ √ √ √ √ √ √ √ 地址总线 CAB DAB EAB 程序总线 PB √ √ CB 数据总线 DB EB
15~13 ARP 12 TC 11 C 10 OVA 9 OVB 8~0 DP
辅助寄存器指针 测试/控制标志 进位位
累加器A溢出标志 累加器B溢出标志 数据存储器页指针
状态寄存器0(ST0)
第2章 TMS320C54x的硬件结构
CPU状态和控制寄存器 2．状态寄存器1 (ST1) 主要反映处理器的寻址要求、计算初始状态的
– (3) 片内外设与专用硬件电路
• 包括片内定时器、各种类型的串口、主机接口、 片内锁相环(PLL)、时钟发生器及各种控制电路。
系统控 制界面

系统控制
程序地址生成
数据地址生成
特殊功能寄存器
PAB PB CAB CB DAB DB EAB EB
程序存储器 外部存储 器接口 数据存储器
串行口
并行口 外部设备 接口 定时器
计时器
乘法 加法器
算术/逻辑 运算单元
桶形 移位器
CPU
比较器
TMS320C54x硬件结构
2. TMS320C54x主要特性 – 低功耗、高性能的16位定点DSP芯片 – （1）CPU部分
• 多总线结构:1条程序总线、3条数据总线和4条地 址总线 • 40位ALU:包括1个40位桶形移位寄存器和2个独 立的40位累加器 • 17位并行乘法器，与40位专用加法器相连，用于 非流水线式单周期乘法/累加(MAC)运算 • CSSU：用于加法/比较选择 • 指数编码器：单个周期内计算40位累加器中数值 的指数 • 双地址生成器：包括8个辅助寄存器(AR)和2个 辅助寄存器算术运算单元(ARAU)
DSP的发展
更高的运行速度和信号处理速度
多DSP协同工作 更方便的开发环境 大量专用DSP的出现（DSP核） 更低的价格，或更高的性能/价
格比 更广泛的应用
C54硬件结构
– – – – – – C54x系列DSP引脚功能 内外部总线结构 CPU结构 内部存储器结构 片内外设电路 系统控制
第二章 DSP的硬件结构
DSP的硬件结构
DSP的硬件结构，大体上与通用 的微处理器相类似，由CPU、存 储器、总线、外设、接口、时钟 等部分组成，但又有其鲜明的特 点。
独立的硬件乘法器
在卷积、数字滤波、FFT、相关、矩阵 运算等算法中，都有 A（k）B（n—k） 一类的运算，大量重复乘法和累加 通用计算机的乘法用软件实现，用若干 个机器周期。 DSP有硬件乘法器，用MAC指令（取数、 乘法、累加）在单周期内完成。
第2章 TMS320C54x的硬件结构
CPU状态和控制寄存器
3．处理器工作模式状态寄存器PMST 主要设定和控制处理器的工作方式和存储器的配置，反 映处理器的工作状态。 15~7 6 5 4 3 2 1 0
IPTR MP/MC OVLY AVIS DROM CLKOFF SMUL SST
中 断 向 量 指 针
数据地址发生器（DAG）
在通用CPU中，数据地址的产生和
数据的处理都由ALU来完成 在DSP中，设置了专门的数据地址 发生器（实际上是专门的ALU）， 来产生所需要的数据地址，节省公 共ALU的时间
外设（peripherals）
时钟发生器（振荡器与PLL） 定时器（Timer） 软件可编程等待状态发生器 通用I/O 同步串口（SSP）与异步串口（ASP） JTAG扫描逻辑电路（IEEE 1149.1 标准) 便于对DSP作片上的在线仿真和多 DSP条件下的调试
– （4）指令系统
• 单指令重复和块指令重复操作 • 用于程序和数据管理的块存储器传送指令 • 32位长操作数指令
TMS320C54x硬件结构
多操作数指令：读入2或3个操作数的指令 • 并行存储和并行加载的算术指令 • 条件存储指令 • 中断快速返回指令
– （5）片内仿真接口：IEEE1149.1 – （6）多种节电模式：软件控制片外总线、 CLKOUT、器件电压等 – （7）不同内核电压以获取不同的芯片运行速度： 5.0v-40MIPS,3.3v-80MIPS,2.5v-100MIPS,1.8v200MIPS。
中央处理单元（CPU）
状态和控制部件、运算部件和各种寄存器 1.CPU状态和控制寄存器（3个16位存储器映像寄存器）
• • • • (1) 状态寄存器0(ST0)； (2) 状态寄存器1(ST1)； (3) 处理器工作模式状态寄存器(PMST)。 ST0和ST1主要包含各种工作条件和工作方式的状态；PMST 包含存储器的设置状态及其他控制信息。
硬件乘法器
移位
通用微处理器的移位，每调用一
次移位指令移动1-bit DSP可以在一个机器周期内左移 或右移多个bit，可以用来对数字 定标，使之放大或缩小，以保证 精度和防止溢出；还可以用来作 定点数和浮点数之间的转换
溢出
通用CPU中，溢出发生后，设置
溢出标志，不带符号位时回绕， 带符号位时反相，带来很大的误 差 DSP把移位输出的最高位（MSB） 存放在一个位检测状态寄存器中， 检测到MSB=1时，就通知下一次 会发生溢出，可以采取措施防止
TMS320C54x硬件结构
2. TMS320C54x主要特性 – 低功耗、高性能的16位定点DSP芯片 – （2）存储器系统
• 192K字可寻址存储空间：
– 程序存储空间、数据存储空间及I/O空间，并可进行适 当扩展。
• 片内双寻址 RAM(DARAM)：
– 在每个机器周期内，CPU可以对同一个DARAM块寻 址2次，即CPU可以在一个机器周期内对同一个 DARAM块读出1次和写入1次。DARAM可以映射到 程序空间和数据空间。但一般情况下，DARAM总是 映射到数据空间，用于存放数据。
15 13 12 11 10 设置、 I/O14 及中断的控制等。
BRAF CPL XF HM HM INTM 0 0
9
8
7
6
5
4~0
OVM SXM C16 C16 FRCT FRCT CMPT CMPT ASM ASM
OVM ：溢出方式控制位； HM INTM 0 ：保留位，未被使用，总是读为 C16 FRCT ：保持方式位；响应 ：双 ：中断方式控制位； ：小数方式控制位； 16 位/双精度算术运算方式控制位； HOLD信号时，指示 0。 SXM ：符号位扩展方式控制位；用来确定数据 CMPT ：间接寻址辅助寄存器修正方式控制位； BRAF CPL XF ：外部 ：直接寻址编辑方式标志位； ：块重复操作标志位。 ASM XF ：累加器移位方式控制位。 引脚状态控制位。 用来确定累加器溢出时，对累加器的加载方式。 CPU 用来决定 用于屏蔽或开放所有可屏蔽中断。 是否继续执行内部操作。 用来确定乘法器的运算方式。 ALU 的算术运算方式。 在运算之前是否需要符号位扩展。 用来决定 ARP 是否进行修正。 用来指示当前是否在执行块重复操作。 用来控制 用来指示直接寻址选用何种指针。 XF 通用外部输出引脚的状态。 为某些具有移位操作的指令设定一个从 OVM=0 将运算的溢出结果直接加载到累加器中； HM=0 C16=0 INTN=0 FRCT=1 CPU ALU 从内部程序存储器取指， 开放全部可屏蔽中断； 工作在双精度算术运算方式； 乘法器的输出左移一位， SXM=0 数据进入 ALU 之前禁止符号位扩展； CMPT=0 在进行间接寻址单操作数时，不修正 BRAF=0 执行 CPL=0 SSBX 表示当前不进行重复块操作； 选用数据页指针 XF=1 XF 通用输出引脚为 DP的直接寻址； 1；ARP； OVM=1 当正溢出时，将 007FFFFFFFH 加载累加器； 16~15 范围内的移位值。 C16=1 INTN=1 继续执行内部操作。 ALU 禁止所有可屏蔽中断。 工作在双 位算术运算方式。 消除多余的符号位。 SXM=1 数据进入 ALU 之前进行符号位扩展。 CMPT=1 在进行间接寻址单操作数时，修正 当负溢出时，将 FF80000000H 加载累加器。 BRAF=1 执行 CPL=1 RSBX 表示当前正在进行块重复操作。 选用堆栈指针 XF=0 XF 通用输出引脚为 SP16 的直接寻址。 0ARP 。 。 HM=1 CPU停止内部操作。
2.运算部件 – （1）算术逻辑单元（ALU）
• 功能： • ① C54X使用40bit的ALU和2个40bit累加器（A、 B）完成二进制补码的算术运算： • ② ALU可完成布尔运算； • ③ 同时完成两个16bit运算（具有两个16位的 ALU）
– （2）Accumulator
• 功能：存放参加运算的数据或存放运算的结果 （ALU或MAC） • 组成：三个部分（保护位作用：数据位余量，防 止溢出，迭代运算）。