基于vhdl语言的可编程逻辑系统的设计方法(二)

基于VHDL的数字电路综合设计一、引言数字电路设计是计算机科学中的一个重要领域，也是电子工程中的核心内容之一。

在数字电路设计中，经常会用到VHDL语言进行功能仿真和硬件实现，本文将介绍基于VHDL的数字电路综合设计。

二、VHDL语言简介VHDL是VHSIC硬件描述语言(Very High Speed Integrated Circuit Hardware Description Language)的缩写，是一种描述数字系统的硬件设计语言。

VHDL支持复杂的设计和测试，并具有高度的可重用性和可扩展性，因此被广泛应用于数字电路设计。

VHDL语言包含结构体、函数、过程、运算符等元素，允许用户在设计过程中进行各种模拟和优化，支持从最基本的逻辑门直到复杂的微处理器设计。

同时，VHDL可以在不同的电脑平台上使用，并且可以与其他软件工具进行无缝集成。

三、数字电路综合设计流程数字电路综合设计是指将高级语言的描述转换为符合硬件描述语言规范的电路图。

数字电路综合设计流程如下：1.设计规范：对电路进行功能分析和描述，包括输入、输出、功能、时序等方面。

2.编写VHDL代码：根据设计规范编写VHDL代码，包括模块实例化、输入输出端口定义、内部信号定义、电路描述等。

3.逻辑综合：将VHDL代码进行逻辑综合，将代码转换为门级电路，通常采用的软件工具是DC综合器。

4.布局布线：将逻辑综合得到的门级电路进行布局布线，得到网表电路。

5.时序分析：对网表电路进行时序分析，保证电路能够在设定的时间内完成给定的操作。

6.物理综合：根据时序分析结果对网表电路进行物理综合，将电路布局在芯片上，并定义技术参数。

7.后仿真：对综合后的电路进行后仿真，验证电路设计是否符合原始设计要求。

四、综合设计工具的选择数字电路综合设计需要使用多种工具，主要涉及到硬件描述语言编写工具、逻辑综合工具、布局布线工具、笔画校验工具和后仿真工具等。

常见的综合设计工具有：1.VHDL编译器和仿真器：VHDL编译器和仿真器是支持VHDL语言的电路设计工具，可以实现VHDL语言的编写和电路仿真功能。

第22卷第5期2006年10月赤峰学院学报Journal o f Ch ifeng C olleg e V ol.22N o.5Oct.2006可编程逻辑器件的数字系统设计王卫东1,孙福玉2(1.赤峰学院　纪委; 2.赤峰学院　物理系,内蒙古　赤峰　024000) 摘　要:通过图形输入法和VHD L 编程输入法介绍了可编程逻辑器件的设计过程.关键词:图形输入法;VH D L 编程输入法;可编程逻辑器件中图分类号:T P332.1文献标识码:A 文章编号:1673-260X (2006)05-0043-021　逻辑器件的分类集成电路可分为两大类,一类是标准逻辑器件(电路),另一类为专用集成电路.基本门电路、触发器和MSI 电路,它们对电路的处理功能是完全确定的,使用者只能使用其功能,而不能改变它的基本功能,故统称为标准逻辑器件.随着数字系统规模的扩大,再用标准逻辑器件来实现系统,它需用很多芯片,且芯片之间,芯片和印制板之间的连线和接点也相应增多,导致系统的可靠性下降,成本升高,功耗增加,系统占用空间扩大.随着集成技术和计算技术的发展,为了克服上述缺点,提高性能价格比,生产出了把能完成特定功能的电路或系统集成在一个芯片内的专用集成电路,简称为ASIC.使用ASIC 不仅可以减少系统的占用空间,而且可以降低功耗,提高电路的可靠性和工作速度.ASIC 是一种由用户定制的集成电路,它按制造过程的不同又可分为两大类:全定制和半定制.全定制集成电路是由制造厂家,按用户提出的逻辑要求,针对某种应用而专门设计和制造的芯片.这一类芯片专业性很强,适合在大批量定型生产的产品中使用.常见的存贮器,中央处理器芯片等,都是全定制集成电路的典型例子.半定制集成电路是由制造厂生产出标准的半成品,然后由用户自己用编程的方法对半成品进行加工,制成特定功能的专用集成电路.可编程逻辑器件PL D 就是一种由用户编程实现某种逻辑功能的半定制集成电路.半定制集成电路主要有复杂的可编程逻辑器件CP LD 和现场可编程门阵列FPG A 两种.CP LD 的概念扩展到更高层次的集成度范畴,从而改善系统的性能,提高电路的可靠性,降低了成本.FPG A 是通过修改一根或多根内连线的布线实现编程,它的编程单元是SRAM ,可以无限次编程,但它属于易失性元件,掉电后芯片内信息丢失.为此,它需附加外部存储芯片来保存已编程信息.2　可编程逻辑器件图形输入的设计过程2.1　项目建立与图形输入下面以一个数字时钟为例介绍可编程逻辑器件图形输入的设计过程.启动M AX +P LUS ,在File/Project/Name 中指定项目名cn tm 12(模12的计数器).在File/New 中选择“G raphicEditor file ”出现图形编辑窗口,在图形窗口中建立模12的计数器.如图1.图12.2　项目编译选择M AX +P LUS/C ompiler 打开编译器,选择Start 就可以开始编译.编译后,通过File/Create Defau lt Sy mbol 可将我们自己设计的模为的计数器生成用户库中的一个元件如图图3122.242.3　项目校验从File/New 中选择W aveform E ditor File 即可建立波形输入文件.编辑好输入波形后,选择MAX +P LUS /Simu lator 可获得模拟结果如图3.图32.4　器件配置用上述方法通过调用库中的元件74161设计模为60的计数器cntm60,然后调用用户库中的元件cntml2、cn tm60建立一个数字时钟clock 如图4.在经过项目编译、仿真后,运行MAX +PLUS/Pro 2g rammer/C on figure 即可完成配置.如图4图43　可编程逻辑器件VH D L 输入的设计过程运用VHD L 语言设计系统一般采用自顶向下分层设计的方法,首先从系统级功能设计开始.对系统高层模块进行行为描述和功能仿真.系统的功能验证完成后,将抽象的高层设计自顶向下逐级细化,直到与所用可编程逻辑器件相对应的逻辑描述.下面给出了一个J K 触发器的VH D L 程序.library ieee ;us e ieee.s td logic 1164.all ;us e ieee.s td logic uns ign ed.all ;E NTITYJ K IS　PORT　(C LR ,J ,CLK,K,ps et :IN s td l og ic ; Q ,Q B :OUT s td log ic );E N D JK;ARCHITECT URE behave OF J K IS SIG NA L Q S ,QB S:ST D LOG IC ;BEGI NPROCESS (CLK,C LR ,J ,K )BEGI N　IF (C LR =‘0’and pset =‘I ’)T HE N Q S <=‘0’; Q B S <=‘’;　elsi f (clr =‘1’and ps et =‘0’)then q s <=‘1’;　qb s <=‘0’;E LSIF (CLK E VE NT A ND C LK=‘1’)THE N i f (pset =‘1’and clr =‘1’)then IF (J =‘0’)AN D (K=‘1’)THE N Q S <=‘0’; Q B S <=‘1’; E LSIF(J =‘1’)A ND(K=‘0’)T HE N Q S <=‘1’; Q B S <=‘0’;E LSIF (J =‘l ’)AN D (K=‘1’)THE N Q S <=N OT Q S ; Q B S <=NOT Q B S ;E N D IF ;　end i f ;E N D IF ;Q <=Q　S;Q B <=QB　S;E N D PROCESS ;E N D behav e ;程序设计好后,项目编译、项目校验、器件配置的过程与图形输入法相同(责任编辑　白海龙)1.44。

1．将设计的系统或电路按照EDA开发软件要求的某种形式表示出来，并送入计算机的过程称为（ 1）。

①设计输入②设计输出③仿真④综合2．VHDL属于（ 2）描述语言。

①普通硬件②行为③高级④低级3．在设计处理过程中，可产生供器件编程使用的数据文件，对于FPGA 来说是产生（ 2）文件。

①熔丝图②位流数据③图形④仿真5．在EDA工具中，能将硬件描述语言转化为硬件电路的重要工具软件称为（ 2）。

①仿真器 ②　综合器 ③　适配器 ④　下载器6、在下列可编程逻辑器件中，属于易失性器件的是（ C）。

A、PROMB、CPLDC、FPGAD、PAL7、以下四种PLD器件那个不是非易失型的（ D）.A、PROMB、EPLDC、EEPROMD、基于SRAM编程元件8、以下选项中其结构是由可编程与阵列和可编程或阵列构成的是（ C ）？A、PROMB、PLAC、PLAD、GAL9、一下编程软件不是用浮栅编程技术的是（ D）A、EPROMB、EEPROMC、FLASHD、PROM10、将由综合器产生的网表文件配置于指定的目标器件中，并产生最终的可下载文件的是（ B）？A、综合器B、适配器C、下载器D、编程11.不属于IP模块类型的是（D）A固核 B软核 C硬核 D黑核12.下类属于功能彷真的是（D）A考虑信号的时延 B考虑信号的大小C考虑信号的规律 D不考虑信号的时延13.下类不属于简单PLD的是（B）A PLAB PROMC PALD GAL14、EDA技术发展的第二阶段是（B）A、CADB、CAEC、EDAD、PLD15、（B）指的是以版图形式实现的设计模块。

A、软核B、硬核C、固核D、散核16、可编程逻辑阵列是（C）A、PROMB、PALC、PLAD、GAL17、查找表的原理类似于ROM，其物理结构是静态存储器（SRAM），N个输入项的逻辑函数可以由一个（A）位容量的SRAM来实现。

A、2B、2C、2D、2-118、QuartusⅡ进行EDA设计开发过程中的综合、适配属于（D）步骤中。

1引言随着社会的发展，科学技术也在不断的进步。

计算机从先前的采用半导体技术实现的计算器到现在广泛应用的采用高集成度芯片实现的多功能计算器。

计算机电路[1]是计算机的重要组成部分，了解计算机电路的知识是促进计算机的发展的先决条件。

而编码器和译码器是计算机电路中的基本器件，对它们的了解可以为以后的进一步深化研究打下一个良好的基础。

在硬件电子电路设计领域中，VHDL语言[2]则是EDA的关键技术之一。

VHDL语言具有强大的语言结构，可用明确的代码描述复杂的控制逻辑设计，并且具有多层次的设计描述功能，支持设计库和可重复使用的元件的生成。

近十几年来，EDA技术获得飞速发展。

它以计算机为平台，根据硬件描述语言VHDL，自动地完成逻辑编辑、化简分割、综合及优化，布局布线，仿真直至对特定目标芯片的适配编译，逻辑映射和编程下载等工作。

在本设计主要介绍的是一个基于超高速硬件描述语言VHDL对计算机电路中编码器和译码器进行编程实现。

本设计主要介绍的是一个基于超高速硬件描述语言VHDL对计算机电路中编码器和译码器进行编程实现。

1.1 课程设计的目的本次设计的目的就是通过实践掌握计算机组成原理的分析方法和设计方法，了解EDA技术并掌握VHDL硬件描述语言的设计方法和思想。

以计算机组成原理为指导，通过学习的VHDL语言结合电子电路的设计知识理论联系实际，掌握所学的课程知识和基本单元电路的综合设计应用。

通过对基于VHDL的编码器和译码器的设计，巩固和综合运用所学知识，提高IC设计能力，提高分析、解决计算机技术实际问题的独立工作能力。

1.2 课程设计的基本内容根据计算机组成原理[3]中组合逻辑电路设计的原理，利用VHDL设计计算机电路中编码器和译码器的各个模块，并使用EDA 工具对各模块进行仿真验证和分析。

（1）熟悉编码器、译码器的工作原理，合理利用各种软硬件资源。

本设计编码器由八-三优先编码器作为实例代表，而译码器则包含三-八译码器和二-四译码器两个实例模块组成。

东华理工大学机械与电子工程学院基于VHDL语言的8位数字密码锁设计一、摘要:数字控制的电子密码锁已经广泛应用在办公室、公司、宾馆、小区住宅等场所。

EDA技术的应用引起了电子产品系统开发的革命性变革。

利用先进的EDA工具，基于硬件描述语言，可以进行系统级数字逻辑电路的设计。

本文简述了VHDL语言的功能及其特点，并以8位串行数字锁设计为例，介绍了在QUARTUS II 6.0开发软件下，利用VHDL硬件描述语言设计数字逻辑电路的过程和方法。

关键词: QUARTUS II 6.0 EDA 电子密码锁(电子设计自动化) VHDL语言语言设计串行密码锁硬件描述语言数字逻辑电路Based on VHDL language 8 digits combination lock design Digital control of electronic locks has widely used in office, companies, hotels, residential area and etc.EDA technology application caused a electronic product development system of the revolutionary transformation. Using advanced EDA tools, hardware based description language, can undertake system in digital logic circuit design. This paper describes the function and characteristics of VHDL language, and eight serial number lock design as an example, this paper introduces QUARTUS II 6.0 software development in of VHDLhardware design of digital logic circuit process and method.Keywords: QUARTUS II 6.0, EDA (electronic design automation), electronic locks and VHDL language, language design, serial, locks and hardware description language, digital logic circuit二、引言：电子密码锁系统主要由电子锁体、电子密匙等部分组成，一把电子密匙里能存放多组开锁密码，用户在使用过程中能够随时修改开锁密码，更新或配制钥匙里开锁密码。

一、选择题：（20分）1．大规模可编程器件主要有FPGA、CPLD两类，下列对CPLD结构与工作原理的描述中，正确的是：___D__A. CPLD是基于查找表结构的可编程逻辑器件B. CPLD即是现场可编程逻辑器件的英文简称C. 早期的CPLD是从FPGA的结构扩展而来D. 在Xilinx公司生产的器件中，XC9500系列属CPLD结构2．基于VHDL设计的仿真包括有①门级时序仿真、②行为仿真、③功能仿真和④前端功能仿真这四种，按照自顶向下的设计流程，其先后顺序应该是：_________DA．①②③④ B.②①④③C．④③②①D．②④③①3．IP核在EDA技术和开发中具有十分重要的地位，IP分软IP、固IP、硬IP；下列所描述的IP核中，对于固IP的正确描述为：__________DA．提供用VHDL等硬件描述语言描述的功能块，但不涉及实现该功能块的具体电路B．提供设计的最总产品——模型库C．以可执行文件的形式提交用户，完成了综合的功能块D．都不是4．下面对利用原理图输入设计方法进行数字电路系统设计，哪一种说法是正确的：__________BA．原理图输入设计方法直观便捷，很适合完成较大规模的电路系统设计B．原理图输入设计方法一般是一种自底向上的设计方法C．原理图输入设计方法无法对电路进行功能描述D．原理图输入设计方法不适合进行层次化设计5．在VHDL语言中，下列对进程（PROCESS）语句的语句结构及语法规则的描述中，不正确的是：_______DA．PROCESS为一无限循环语句B．敏感信号发生更新时启动进程，执行完成后，等待下一次进程启动C．当前进程中声明的变量不可用于其他进程D．进程由说明语句部分、并行语句部分和敏感信号参数表三部分组成6．对于信号和变量的说法，哪一个是不正确的：_________AA．信号用于作为进程中局部数据存储单元B．变量的赋值是立即完成的C．信号在整个结构体内的任何地方都能适用D．变量和信号的赋值符号不一样7．下列状态机的状态编码，_________方式有“输出速度快、难以有效控制非法状态出现”这个特点。

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一、概述VHDL与数字电路设计一、概述二、VHDL语言三、用VHDL设计逻辑电路传统数字电路设计方法 EDA设计方法 PLD器件设计流程文本设计输入—VHDL程序设计数字电子技术的基本知识回顾组合逻辑电路编码器、译码器、数据选择器、加法器、数值比较器等传统设计方法传统的设计方法是基于中小规模集成电路器件进行设计（如74系列及其改进系列、CC4000系列、 74HC系列等都属于通用型数字集成电路），而且是采用自底向上进行设计：（1）首先确定可用的元器件；（2）根据这些器件进行逻辑设计，完成各模块；（3）将各模块进行连接，最后形成系统；（4）而后经调试、测量观察整个系统是否达到规定的性能指标。

时序逻辑电路同步时序逻辑电路异步时序逻辑电路寄存器、移位寄存器、计数器、序列信号发生器 EDA设计方法EDA（Electronics Design Automation）即电子设计自动化技术，是利用计算机工作平台，从事电子系统和电路设计的一项技术。

EDA技术为电子系统设计带来了这样的变化：（1）设计效率提高，设计周期缩短；（2）设计质量提高；（3）设计成本降低；（4）能更充分地发挥设计人员的创造性；（5）设计成果的重用性大大提高，省去了不必要的重复劳动。

自顶向下的设计方法数字电路的EDA设计是基于PLD进行设计的，支持自顶向下的设计方法：（1）首先从系统设计入手，在顶层进行功能划分和结构设计；（2）然后再逐级设计底层的结构；（3）并在系统级采用仿真手段验证设计的正确性；（4）最后完成整个系统的设计，实现从设计、仿真、测试一体化。

传统设计方法 vs EDA设计方法传统设计方法自底向上手动设计软硬件分离原理图设计方式系统功能固定不易仿真难测试修改模块难移植共享设计周期长PLD器件设计流程（1）PLD开发系统包括硬件和软件两部分。

第1章绪论1.1电子设计自动化1.2EDA技术，是以大规模可编程逻辑器件为设计载体，以硬件描述语言为系统逻辑描述的主要表达方式，以计算机、大规模可编程逻辑器件的开发软件及实验开发系统为设计工具，通过有关的开发软件，自动完成用软件的方式设计的电子系统到硬件系统的逻辑编译、逻辑化简、逻辑分割、逻辑综合及优化、逻辑布局布线、逻辑仿真，直至完成对于特定目标芯片的适配编译、逻辑映射、编程下载等工作，最终形成集成电子系统或专用集成芯片的一门新技术。

1.31、用软件的方式设计硬件。

2、用软件方式设计的系统到硬件系统的转换是由有关的开发软件自动完成的。

3、设计过程中可用有关软件进行各种仿真。

4、系统可现场编程，在线升级。

5、整个系统可集成在一个芯片上，体积小、功耗低、可靠性高。

因此，EDA技术是现代电子设计的发展趋势。

1.4可编程逻辑器件（Programmable Logic Device，PLD）是一种由用户编程以实现某种逻辑功能的新型逻辑器件。

FPGA和CPLD分别是现场可编程门阵列和复杂可编程逻辑器件的简称。

1.51、自顶向下设计方法是一种模块化设计方法。

它对设计的描述从上到下，逐步由粗略到详细，符合常规的逻辑思维习惯。

由于高层设计与器件无关，设计易于在各种集成电路工艺或可编程器件之间移植。

2、适合多个设计者同时进行设计。

随着技术的不断进步，许多设计由一个设计者已无法完成，而必须经过多个设计者分工协作来完成。

在这种情况下，应用自顶向下的设计方法便于多个设计者同时进行设计，对设计任务进行合理分配，并用系统工程的方法对设计进行管理。

第2章可编程逻辑器件2.1按结构的复杂程度分类、按互连结构分类、按可编程特性分类、按可编程器件的编程元件分类2.2主动串行配置式、主动并行配置模式、外设配置模式、从动串行配置模式、菊花链配置模式2.31、编程单元。

查找表型FPGA的编程单元为SRAM结构，可以无限次编程，但它属于易失性元件，掉电后芯片内的信息会丢失；而CPLD则采用EEPROM编程单元，不仅可无限次编程，且掉电后片内的信息不会丢失。

习题集及参考答案一、填空题1.一般把EDA技术的发展分为（）个阶段。

2.FPGA/CPLD有如下设计步骤：①原理图/HDL文本输入、②适配、③功能仿真、④综合、⑤编程下载、⑥硬件测试，正确的设计顺序是①（）⑤⑥。

3.在EDA工具中，能完成在目标系统器件上布局布线的软件称为（）。

4.设计输入完成之后，应立即对文件进行（）。

5.基于硬件描述语言的数字系统设计目前最常用的设计方法称为（）设计法。

6.将硬件描述语言转化为硬件电路的过程称为（）。

7.IP核在EDA技术和开发中具有十分重要的地位，以HDL方式提供的IP被称为（）IP。

8.SOC系统又称为（）系统。

SOPC系统又称为（）系统。

9.将硬核和固核作为（）IP核，而软核作为（）IP核。

10.IP核在EDA技术和开发中具有十分重要的地位，以HDL方式提供的IP被称为（）。

11.HDL综合器就是逻辑综合的过程，把可综合的VHDL/Verilog HDL转化成硬件电路时，包含了三个过程，分别是（）、（）、（）。

12.EDA软件工具大致可以由五个模块构成，分别是设计输入编辑器、（）、（）、（）和（）。

13.按仿真电路描述级别的不同，HDL仿真器分为（）仿真、（）仿真、（）仿真和门级仿真。

14.系统仿真分为（）、（）和（）。

15.（）仿真是对设计输入的规范检测，这种仿真通过只能表示编译通过，说明设计满足一定的语法规范，但不能保证设计功能满足期望。

16.（）仿真是对综合后的网表进行的仿真，它验证设计模块的基本逻辑功能，但不带有布局布线后产生的时序信息，是理想情况下的验证。

17.（）仿真是布局布线后进行的后仿真，仿真时考虑了布线延时，和芯片实际的工作情况更加接近。

18.目前Xilinx公司生产的FPGA主要采用了（）配置存储器结构。

19.描述测试信号的变化和测试工程的模块叫做（）。

20.现代电子系统设计领域中的EDA采用（）的设计方法。

21.有限状态机可分为（）状态机和（）状态机两类。

EDA课程设计——基于VHDL 语言的数字时钟设计（可编辑）(文档可以直接使用，也可根据实际需要修改使用,可编辑推荐下载）一、设计要求 0二、设计原理及框图 01、设计原理 02、结构框图 0三、设计过程 (1)1、模块化设计 (1)2、顶层文件生成 (2)四、仿真调试过程 (3)1、各模块时序仿真图 (3)2、仿真过程中遇到的问题 (4)五、设计体会及收获 (4)一、设计要求1、稳定的显示时、分、秒。

2、当电路发生走时误差时，要求电路有校时功能。

3、电路有整点报时功能。

报时声响为四低一高，最后一响高音正好为整点。

二、设计原理及框图1、设计原理系统框图由六个模块组成，分别为：秒、分、时计数模块，整点报时模块，LED动态显示扫描模块，调时控制模块组成。

其工作原理是:基准脉冲输入信号同时加到秒、分、时、分隔符的脉冲输入端，采用并行计数的方式，秒的进位接到分的使能端上，秒的使能借到分隔符的使能上，分得接到时的使能端上，完成秒、分、时和分隔符的循环计数。

整点报时是根据分的A、B输出同时为0时，整点报时模块输出高电平控制报时。

LED显示扫描模块根据输入的扫描信号CKDSP轮流选通秒、分、时、分隔符的8位八段数码管，LED显示译码器完成计数器输出的BCD的译码。

2、结构框图三、设计过程1、模块化设计（1）秒计时模块秒计时模块由一个60位计数器为主体构成，其输入输出端口组成为：Clk：计时时钟信号Reset：异步清零信号Setmin：分钟设置信号Enmin：使能输出信号Daout[6:0]：BCD码输出（2）分计时模块分计时模块由一个60位计数器为主体构成，其输入输出端口组成为：Clk、clk1：计时时钟信号Reset：异步清零信号Sethour：小时设置信号Enmin：使能输出信号Daout[6:0]：BCD码输出（3）时计时模块时计时模块由24位计数器为主体构成，其输入输出端口组成为：Clk：计时时钟信号Reset：异步清零信号Daout[6:0]：BCD码输出（4）显示模块系统时间输出由六个七段数码管显示。