Cadenc版图验证Assura使用

标签：cadence工具介绍cadence工具介绍主要是cadence的常用工具：（一）System & Logic Design & Verification 1、SPW：系统仿真工具，与matlab相似，但是比其专业，用于系统建模，常用于通信系统2、Incisive：就是大家最常用的nc_verilog, nc_sim, nc_lauch，以及ABV,TBV的集合，仿真和验证功能很强大（二）Synthesis & Place & Route 1、BuildGates：与DC同期推出的综合工具，但是在国内基本上没有什么市场，偶尔有几家公司用2、RTL Complil er：继BuildGates之后的一个综合工具，号称时序，面积和功耗都优于DC，但是仍然无法取代人们耳熟能详的DC 3、Silicon Ensemble & PKS: 硅谷早期做物理设计的工程师，几乎都用它。

是第一个布局布线工具4、First Encount er & SoC Encounter: 继SE以后的很好的P&R工具，但是盗版太少，所以也只有大公司能用且都用，但是目前astro在国内有赶超之意5、Cetlic ：噪声分析工具，权威6、Fire&Ice: 分布参数提取工具，国内很多人用synopsys的StarRC 7、VoltageStrom：静态功耗和动态功耗分析的很不错的工具，与s 的Power Complier相同。

8、SingnalStrom：时序分析工具，唯一一个能建库的工具9、nanoroute : 很强大的布线器喔，但是不是一般人能用的到的。

我也是在cadence实习的时候爽过的，比astro快十倍不止。

（三）custom IC Design 1、Virtoso：版图编辑工具，没有人不知道吧，太常用了，现在还有一个公司的laker 2、diva, dracula, assura: 物理验证工具，用的比较普遍，但是calibre是标准，很多公司都是用其中的一个和calibre同时验证，我好可怜，现在只能用herculus （四）数模混合信号设计这部分太多了，但是一个ADE的环境基本上都能包括，不细说了，打字都打累了（五）PCB A llego最为典型了，很多大公司都用的。

中山大学A S IC中山大学A S IC中山大学A S ICCadence Virtuoso-XL设计流程——以反相器为例，从器件生成到验证的全过程图解By研10级李志滔登陆UNIX平台，输入icfb &，进入cadence，鼠标右键选择，新建一个设计库（如mydesign），连接到SMIC0.18的工艺库中（切记）然后新建一个cell单元，用于反相器的设计。

本文档不再讨论手绘反相器版图部分，直接进入利用工艺库的元件生成版图的步骤。

首先进入电路图编辑版面：中山大学A S IC中山大学A S IC中山大学A S IC利用add—instance添加元件（快捷键为“i ”，请各位同学自己记住，下面不再重复叙述）。

按browse选择器件，如PMOS（p33）中山大学A S IC中山大学A S IC中山大学A S IC修改参数如下：主要是把器件的硅栅长度和宽度修改一下，长350nm，宽1um。

然后在主界面点击一下即生成一个器件，如图：同样生成一个NMOS，参数修改：长度350nm，宽500nm。

生成以后进行连线，得到如图所示的电路：中山大学A S IC中山大学A S IC中山大学A S IC然后添加I/O Pin：或者得到设置三个输入一个输出后得到如图所示：中山大学A S IC中山大学A S IC中山大学A S IC在virtuoso使用gen from source命令生成器件：I/O Pin修改成第一层金属（M1），然后apply中山大学A S IC中山大学A S IC中山大学A S IC接着在进行版图布局布线前，先对display进行设置：得到：中山大学A S IC中山大学A S IC中山大学A S IC重点修改左下方的display levels（显示层数）,以及右上方的单元间距（snap spacing），前者能够让你看到原件的内部构造，后者能够让你修改更加精确。

然后OK，得到如下：中山大学I C 中山大学A S I C 进入CIW 窗口，options--user preferences, 把Options Displayed When Commands Start 点中，然后OK ，此后，每当你选择一个命令，都会弹出一个菜单，你可以根据你的需要进行参数修改。

cadence使用方法Cadence 是一种流行的电子设计自动化（EDA）工具，用于VLSI（Very Large Scale Integration）设计和仿真。

它由美国卡内基梅隆大学的Circuit Design Group开发，是IC设计工程师广泛使用的一种工具。

Cadence 提供了一整套的工具，包括电路设计、物理布局、封装设计以及信号完整性仿真等。

1.工程设置：在开始之前，你需要设置你的工程。

这包括指定设计库和工作目录。

你可以在Cadence的命令行界面输入"set"命令，设置Cadence工程的相关参数。

2.电路设计：在Cadence中，你可以使用Virtuoso Schematic Editor或者Silicon Ensemble Schematic Editor进行电路设计。

你可以从菜单中选择相应的元件，然后将它们拖放到画布上，并连接它们。

你还可以设置元件的参数和属性。

3.电路仿真：完成电路设计后，你可以使用Spectre或者HSPICE等仿真工具来验证你的设计。

你需要定义相应的仿真参数，如仿真器类型、仿真时间等。

Cadence还提供了仿真结果的分析和波形显示，以便你评估电路的性能和稳定性。

4.物理布局：5.物理验证：完成物理布局后，你需要进行物理验证，以确保设计的可制造性和可靠性。

Cadence提供了Innovus和Tempus等工具，用于进行电压引脚冲突检查、信号完整性分析和时序分析等。

这些工具可以帮助你发现潜在的物理问题，并提供相应的解决方案。

6.封装设计：在完成物理验证后，你需要设计封装。

Cadence提供了封装设计工具，如Allegro Package Designer。

你可以定义芯片的引脚布局和间距规则，并生成封装文件。

7.电路板设计：当你完成芯片设计后，你可能需要进行电路板设计。

Cadence提供了Allegro PCB Designer等工具，用于进行电路板布局和连线。

(百度和网页/analog/Cadence.html 的作者无关，不对其内容负责。

百度快照谨为网络故障时之索引，不代表被搜索网站的即时页面。

)您查询的关键词是：errpreset 。

如果打开速度慢，可以尝试快速版；如果想保存快照，可以添加到搜藏。

内容目录1 Candence 使用笔记2 1.1波形图的自定义设置 2 1.2波形图的打印 2 1.3ocean 脚本辅助仿真3 1.4用Results Browser 查看相噪 41.5用脚本方便的实现工艺角和温度组合的仿真 5 1.6在服务器端进行远程仿真 5 1.7积分方法和参数设置对仿真的影响 6 1.8改变schematic 和layout 的对应关系 7 1.9Assura 提取电容参数出现误差的问题 7 1.10ADE 中默认精度的设置 7 1.11由服务器向本地传送文件 81.Candence使用笔记2007.11.1, duoyun1.1波形图的自定义设置Candence平台由SKILL脚本写成，因此为其强大的自定义功能提供了基础。

在用户目录(/home/**或~/)下有一个文件.cdsinit（如果没有的话可以自己创建）。

在这个文件中加入SKILL语句，Candence每次启动时自动执行这些语句，因此可以完成定义默认设置，绑定快捷键等多种自定义设置。

以波形图的硬复制为例，如果希望在画出波形图时默认画出网格线，并且默认打印到文件。

则可以在.cdsinit文件中加入以下两句：awvSetOptionValue("displayGrids" t)awvSetOptionValue("hcOutputFile" t)其他一些常见设置如：awvSetOptionValue("dateStamp" t)awvSetOptionValue("hcHeader" nil)awvSetOptionValue("hcMailLogNames" nil)awvSetOptionValue("hcPaperSize" "A")awvSetOptionValue("hcPlotterName" "Tektronix")将这些语句写入.cdsinit或.oceanrc即可。

目录目录 (1)设计环境介绍 (2)工作站常用命令 (2)运行Cadence (6)运行Layout (10)运行schematic的编辑 (15)生成schematic symbol (18)运行Artist的仿真环境 (20)设计示例的简单介绍 (21)设计环境介绍典型的全定制Full-Custom模拟集成电路设计环境1. 集成的设计环境－Cadence Design Framework II是众多Cadence 工具集成在一起的统一的界面，通过这个架构,不用繁琐的数据格式转换，就可以方便的从一个工具转到另一个工具。

其中包括很多软件，如：原理图编辑工具-Composer布局编辑工具-Candence virtuoso布局验证编辑工具-Diva, Dracula2. 电路网表或原理图编辑环境－Text editor / schematic editor3. 电路模拟软件－spice操作系统环境和硬件平台1.SUN工作站；UNIX系统2.运行Linux的PC3.作为终端的PC工作站常用命令一、在terminal窗口键入的基本命令：1. ls：列出目录下所有文件。

2. clear：清除terminal窗口里的内容。

3. pwd：显示目前工作的目录。

4. cd：改变当前目录。

5. rm：刪除文件。

6. cp：复制文件。

7. mv：移动文件。

8. mkdir：建立目录。

9. rmdir：刪除目录。

10. find：寻找文件。

11. passwd：改变当前用户密码。

12. finger：显示当前用户信息。

二、基本操作和命令的使用介绍：1.从PC登录工作站，一般使用exeed或Xmanager。

login ：___________(输入username)password：___________(输入密码)2.登出步骤：点击exit3.在线命令说明（以下的example% 表示系统的提示符）example% man [command-name]4. 改变当前目录example% cd [name]Example：example% cd dir1 改变目录位置，至dir1目录下。

cadence 教程Cadence 是一种电子设计自动化工具，常用于模拟、验证和布局设计。

它可以帮助工程师在各种电子系统中设计和验证电路，从而提高电路设计的效率和可靠性。

下面将介绍一些 Cadence 的基本使用方法和技巧。

1. 创建新项目要使用 Cadence，首先需要创建一个新项目。

可以通过菜单栏上的"File" -> "New"来创建新项目。

然后输入项目名称、路径等信息，并选择适当的项目类型。

2. 添加电路在 Cadence 中，可以通过绘制电路原理图来添加电路。

可以使用"Create Schematic"工具来创建新的电路原理图。

在绘制电路原理图时，注意使用正确的元件符号和连线方式。

3. 设置仿真参数在进行电路仿真之前，需要设置仿真参数。

可以通过菜单栏上的"Simulator" -> "Edit Simulation"来打开仿真设置窗口。

在仿真设置窗口中，可以设置仿真类型（如DC、AC、Transient 等）、仿真时间范围、仿真步长等参数。

4. 运行仿真设置好仿真参数后，可以通过菜单栏上的"Simulator" -> "Run Simulation"来运行仿真。

运行仿真后，可以查看仿真结果，如电压波形、电流波形等。

5. 进行验证在验证电路设计时，可以使用 Cadence 提供的调试工具和验证功能。

可以通过菜单栏上的"Debug" -> "Start Debugging"来启动调试。

在调试过程中，可以查看电路元件的属性、信号的波形等信息，以发现和解决问题。

6. 进行布局设计在电路设计完成后，可以进行布局设计。

可以使用 Cadence 提供的布局工具来布局电路版图。

布局时，要注意合理安排电路元件的位置和走线方式，以满足电路设计的要求。

Cadence版图设计环境的建立及设计规则的验证摘要：对版图设计需要的工艺库（technology file）文件、显示（display）文件的书写进行了详细分析，并对设计规则验证（DRC）中遇到的问题进行了解释。

关键词：工艺库；显示文件；设计规则验证；版图Cadence提供的Virtuoso版图设计及其验证工具强大的功能是任何其他EDA工具所无法比拟的，故一直以来都受到了广大EDA工程师的青睐［1］，然而Virtuoso工具的工艺库的建立和Dracula的版图验证比较繁琐。

本文将从Virtuoso的工艺库的建立及Dracula版图的设计规则验证等方面做详细介绍。

1Technology file与Display Resource File的建立版图设计是集成电路设计中重要的环节，是把每个元件的电路表示转换成集合表示，同时，元件间连接的线网也被转换成集合连线图形［2］。

与电路设计不同的是版图设计必须考虑具体的工艺实现，因此，存放版图的库必须是工艺库或附在别的工艺库上的库。

否则，用隐含的库将没有版层，即LSW窗口是空框，无法画图。

因此，在设计版图前必须先建立工艺库，且要有显示文件（display resource file）displaydrf。

technology file中应包含以下几部分［3］：层定义（Layer definitions）、器件定义（Device definitions）、层物理电学规则（Layer, physical and electrical ru les）、布线规则（Place and route rules）和特殊规则（Rules specific to individual Cadence applications）。

层定义中主要包括：(1)该层的用途设定，用来做边界线的或者是引脚标识的等，有cadence系统保留的，也有用户设定的。

(2)工艺层，即在LSW中显示的层。

Cadence使用初步简介在早期的ASIC 设计中电路图起着更为重要的作用作为流行的CAD软件Cadence 提供了一个优秀的电路图编辑工具Composer。

Composer不但界面友好操作方便而且功能非常强大电路图设计好后其功能是否正确性能是否优越必须通过电路模拟才能进行验证Cadence 同样提供了一个优秀的电路模拟软件Analog Artist由于Analog Artist 通过Cadence 与Hspice 的接口调用Hspice 对电路进行模拟。

但是我们的虚拟机中并没有安装Hspice软件，所以我们使用Cadence自带的仿真软件进行仿真。

本章将介绍电路图设计工具Composer 和电路模拟软件Analog Artist 的设置启动界面及使用方法简单的示例以及相关的辅助文件以便大家能对这两种工具有一个初步的理解。

一、Cadence平台的启动：①右击桌面，在弹出菜单中单击open Terminal②在弹出的终端中输入icfb&然后按回车启动Cadence③Cadence启动过程④Cadence启动完成后，关闭提示信息二、设计项目的建立①点击Tools—Library Manager…启动设计库管理软件②启动设计库管理软件③点击File—New--Library新建设计库文件④在弹出的菜单项中输入你的设计的库的名称，比如MyDesign，点击OK⑤选择关联的工艺库文件，我们选择关联已有的工艺库文件，点击OK⑥在弹出菜单中的Technology Library下拉菜单中选择我们需要的TSMC35mm 工艺库，然后点击OK。

⑦设计的项目库文件建立完成，然后我们在这个项目库的基础上建立其子项目。

点击选择mydesign,然后点击File-New-Cell View…⑧输入子项目的名称及子项目的类型，多种类型，目前课程设计中用到的主要是电路图编辑和版图编辑。

在设计版图之前我们假定先设计原理图：所以我们选择，然后点击OK。

CadenceAssura使用方法Cadence Assura 使用方法常用的几种版图验证工具如：dracula, calibre,diva,assura,hercules. 本篇将介绍其中assura的使用方法。

assura 在语法上与diva相似是diva的升级版本，diva 在使用上相对简便，但不能应付大规模的运算，所以assura在这些方面有很好的提升。

以下是assura的菜单及LVS对话框.在cellview下拉菜单选择assura-->Run LVS..即可打开LVS对话框，点击"View Rule Files" 选择厂商提供的Technology及Rule set 即可自动配置相应选项。

其中set switches选择不同的切换方法得到不同的提取结果，应要求而定。

自动设定的technology file可以通过菜单Technology...来重新读取，该文件定义了technology名称及Rule Set路径，在相应路径中存在techRuleSets文件，即是具体文件设定。

extract rules是主体提取程序. compare rules说明版图电路器件对比.Binding files 说明相应的器件. RSF files设定及本地设定.DFII方式是版图及电路cellview直接对比，也可选择netlisting 使用netlist进行比对。

其中注意将Netlisting Options..中auLVS修改为auCdl即可。

LVS运行完成后会自动跳出debug窗口及其他窗口，如果没有自动跳出可以用菜单来打开，当然要注意是直接打开cellview，如果以Edit in place可能无法打开这些窗口。

此外，assura也不支持相同cell name不同view name的调用。

多余的avParame ter打开也可能引起对比的错误。

因为assura 采用hierarchy 检查方式，所以邻近cell的层的重叠可能引起比对错误。

Cadence 使用参考手册邓海飞微电子学研究所设计室20XX7月目录概述11.1 Cadence概述11.2 ASIC设计流程1第一章Cadence 使用基础52.1 Cadence 软件的环境设置52.2 Cadence软件的启动方法102.3库文件的管理122.4文件格式的转化132.5 怎样使用在线帮助132.6 本手册的组成14第二章Verilog-XL 的介绍153. 1 环境设置153.2 Verilog-XL的启动153.3 Verilog－XL的界面173.4 Verilog-XL的使用示例183.5 Verilog-XL的有关帮助文件19第四章电路图设计与电路模拟214.1 电路图设计工具Composer (21)4.1.1 设置214.1.2 启动224.1.3 用户界面与使用方法224.1.4 使用示例244.1.5 相关在线帮助文档244.2 电路模拟工具Analog Artist (24)4.2.1 设置244.2.2 启动254.2.3 用户界面与使用方法254.2.5 相关在线帮助文档25第五章自动布局布线275.1 Cadence中的自动布局布线流程275.2 用AutoAbgen进行自动布局布线库设计28第六章版图设计与其验证306.1 版图设计大师Virtuoso Layout Editor (30)6.1.1 设置306.1.2 启动306.1.3 用户界面与使用方法316.1.4 使用示例316.1.5 相关在线帮助文档326.2 版图验证工具Dracula (32)6.2.1 Dracula使用介绍326.2.2 相关在线帮助文档33第七章skill语言程序设计347.1 skill语言概述347.2 skill语言的基本语法347.3 Skill语言的编程环境347.4面向工具的skill语言编程35附录1 技术文件与显示文件示例60附录2 Verilog-XL实例文件721．Test_memory.v (72)2．SRAM256X8.v (73)3．ram_sy1s_8052 (79)4．TSMC库文件84附录3 Dracula 命令文件359概述作为流行的EDA工具之一，Cadence一直以来都受到了广大EDA工程师的青睐。

Cadence IC使用教程说明：本克隆文件包含Cadence IC，Synopsys，Mentor三个大类软件，无需安装，直接用虚拟机打开即可。

文件夹EDA中就是虚拟机的克隆文件，请用VMware15打开EDA.vmx，可到公众号“鱼与渔大学生服务”中回复VMware获取VMware15软件。

虚拟机克隆账户无密码，直接登陆即可。

打开虚拟机克隆以后，先把license文件夹中的License.dat（windows路径）覆盖到/opt/synopsys/License/Liense.dat（虚拟机路径）。

覆盖完以后重启虚拟机系统。

指令为：cp-rf/mnt/hgfs/license/License.dat./License.dat（在License 路径下打开终端）具体软件包含如下：Cadence IC：Assura4:仿真工具IC617：virtuoso设计工具。

Incisive14：NC仿真工具，更名为Incisive，命令完全不变。

Innovus15：encounter后端布局布线工具，已更名，命令可用innovus，也可用encouter启动。

MMSIM15：进行spectre仿真Synopsys:Formality2016：形式验证Hspice2016：网标仿真ICC2016：布局布线Laker2015：PrimeTime2015：形式验证StarRC2015Synplify2015：Design Compiler逻辑综合工具，现已更名，命令几乎不变。

VCS2014：由于VCS2016仿sv时会出现runtime问题，故安装此稳定版本。

Verdi2015MentorCalibre2015：作LVSTessent2013：DFT工作平台。

DFTadvisor、Fastscan、TestKompress：高版本工具以命令行操作为主。

一些注意事项如下：Cadence目录在/opt/CadenceSynopsys目录在/opt/SynopsysSynopsys目录在/opt/SynopsysMentor目录在/opt/MentorIC617中有部分基本库，IC617需要用0a库，文件中“工艺库大全--数字与模拟”包含了一些工艺库，带“OA”字样的文件夹包含IC617能用的OA库，有些是CDB 库，需要转换成OA库，具体方法请参考“Cadence IC工艺库转换方法”Synopsys:使用前先把license文件夹中的License.dat（windows路径）覆盖到/opt/synopsys/License/Liense.dat（虚拟机路径）。

目录目录 (1)设计环境介绍 (2)工作站常用命令 (2)运行Cadence (6)运行Layout (10)运行schematic的编辑 (15)生成schematic symbol (18)运行Artist的仿真环境 (20)设计示例的简单介绍 (21)设计环境介绍典型的全定制Full-Custom模拟集成电路设计环境1. 集成的设计环境－Cadence Design Framework II是众多Cadence 工具集成在一起的统一的界面，通过这个架构,不用繁琐的数据格式转换，就可以方便的从一个工具转到另一个工具。

其中包括很多软件，如：原理图编辑工具-Composer布局编辑工具-Candence virtuoso布局验证编辑工具-Diva, Dracula2. 电路网表或原理图编辑环境－Text editor / schematic editor3. 电路模拟软件－spice操作系统环境和硬件平台1.SUN工作站；UNIX系统2.运行Linux的PC3.作为终端的PC工作站常用命令一、在terminal窗口键入的基本命令：1. ls：列出目录下所有文件。

2. clear：清除terminal窗口里的内容。

3. pwd：显示目前工作的目录。

4. cd：改变当前目录。

5. rm：刪除文件。

6. cp：复制文件。

7. mv：移动文件。

8. mkdir：建立目录。

9. rmdir：刪除目录。

10. find：寻找文件。

11. passwd：改变当前用户密码。

12. finger：显示当前用户信息。

二、基本操作和命令的使用介绍：1.从PC登录工作站，一般使用exeed或Xmanager。

login ：___________(输入username)password：___________(输入密码)2.登出步骤：点击exit3.在线命令说明（以下的example% 表示系统的提示符）example% man [command-name]4. 改变当前目录example% cd [name]Example：example% cd dir1 改变目录位置，至dir1目录下。

IC设计虚拟仿真实验项目课程介绍与课件本实验项目切实贯彻“加强基础，强化应用，提高素质，注重创新，激励个性，体现特色”的人才培养思路，努力强化学生IC设计的实践能力的培养。

本实验项目的教学内容包括ASIC设计的基础，注重使学生理解ASIC设计的基本流程与关键技术，重点在于通过具体的UART控制器芯片的设计，介绍ASIC设计流程中最主要的几种专业EDA软件的使用，包括逻辑仿真、逻辑综合、静态时序分析、版图综合与验证、测试向量生成与故障模拟、形式验证等。

实验教学中主要包括课内和课外两种教学。

一是课内实验教学指导，通过老师随堂演示、指导及相配套的实验报告的完成使学生能够基本掌握ASIC设计中不同EDA软件的功能与使用；二是开放的网络教学，注重特色人才培养，使对实验内容有兴趣的学生有条件进行深入的、综合性的实验培训，配备专门老师进行在线或离线指导。

本实验项目及实验环境对本校学生开放，接收国内高校及信息学科研究机构业务技术人员进修访问。

实验项目的虚拟资源放置在专用服务器上，不仅对相关专业学生开放，而且对社会各个单位和个人开放，实验项目的所有资源均可以上网对公众开发，课件、实践指南等都可以通过互联网自由下载。

利用虚拟技术构建交互式的实验教学与管理信息平台，建立自觉式、协作式的“学习共同体”的虚拟仿真实验教学模型，可以是校内、校外个人或者单位注册账号，登陆本实验平台网站，浏览，并进行实际操作，最大化资源利用效果。

本实验教学对学生的评价主要包括四个方面：课程实验的出勤率、平时实验过程（实验报告）的完成情况、上机操作考核情况及学生在课堂之外的实验情况。

对实验指导老师的评价主要包括三个方面，包括对实验内容的设计与更新、实验的过程管理及在线指导情况。

通过这些客观的评测，强化提高学生学生进行ASIC。