版图的物理验证

华大电子设计流程采用Calibre物理验证工具李俊国、潘亮北京中电华大电子设计有限责任公司摘要随着芯片集成度和规模的不断提高，在设计的各个层次上所需运行的验证也相应增多，尤其是芯片DRC/LVS物理验证变得越来越复杂，它对于消除版图设计错误、提高产品良率、降低设计成本具有决定性作用。

1.引言华大电子在Calibre工具使用之前的设计流程中，是一直使用DRACULA工具作为版图验证的Sign-off工具，但在开发我们的WLAN芯片设计过程中，使用Dracula工具遇到了问题，DRC运行时间非常长，而且做LVS时，编译网表通不过，没法完成LVS 验证。

因此为了满足产品开发需要，我们采用了Calibre的DRC/LVS作为我们的物理验证工具。

2.产品概述北京中电华大电子设计有限公司的产品线主要有IC卡类系列产品和WLAN无线通信类系列产品。

在IC类产品中我们有接触式和非接触式卡，代表产品有加油卡芯片，SIM卡芯片和国家第二代身份证芯片。

WLAN有 802.11b/a/g STA/AP系列产品。

设计工艺包括0.35um/0.25um/0.18um。

在0.35um工艺的产品线上我们还是采用Dracula 工具作为我们的物理验证Sign-off工具，但在0.25um/0.18um工艺的产品线上已经采用Calibre工具作为我们的物理验证Sign-off工具。

3.原有物理验证流程的问题和Calibre物理验证的优势对于我们一款0.18um工艺设计的WLAN芯片，设计规模达350万门。

在原来的物理验证流程中，Dracula工具已经不能很好的支持我们全芯片的DRC、LVS验证。

采用Calibre工具之后，验证时间大大缩短。

同样的设计以前需要2-3小时的时间现在可缩短到20-30分钟完成。

上图是我们开发的一款WLAN芯片，用Calibre完成DRC、LVS验证，一次流片成功。

Calibre物理验证工具的特点：z Calibre层次化验证它节省了工作时间，提高了效率。

第五章物理验证（一）教学内容1．物理验证的概念；2．主流物理验证工具介绍；Calibre 是Mentor Graphics 的IC版图验证软件，此软件包括设计规则检查（DRC ）、版图与原理图一致性检查（LVS）、电气规则检查（ERC）、及版图寄生参数萃取（LPE）等验证功能。

其操作界面主要分为图形模式(GUI)(graphical user interface) Calibre Interactive与指令模式（Command Line），其中图形模式可以单独启动，亦可与Virtuoso 等软件相连接，其操作界面皆相同。

本章我们主要研究图形模式。

3.主要术语⏹SVRF---Standard Verification Rule Format（标准的检查文件）⏹RVE---Results Viewing Environment（显示结果用的环境窗口）⏹SVDB---Standard Verification Database (LVS results)⏹DRC---Design Rule Check（设计规则检查）⏹ERC---Electrical Rule Checking（电气规则检查）⏹LVS---Layout Versus Schematic（版图原理图一致性检查）⏹LPE---Layout Parasitic Extraction（版图寄生参数萃取）第二节LVS版图与原理图的一致性4.Calibre LVS 简介Calibre LVS 是一个出色的版图与线路图对比检查工具，具有高效率、高准确度和大容量等优点。

Calibre LVS 不仅可以对所有的“元件”进行验证，而且还能在不影响性能的条件下，处理无效数据。

主要表现在以下几个方面：(1) 运行模式快捷方便：Calibre LVS 有两种运行模式，即命令行模式和界面模式(Calibre Interactive-LVS)。

采用命令行模式可以快速输入控制命令，快速运行，其结果精确稳定。

集成电路版图设计师职业标准（试行）一.、职业概况1.1职业名称集成电路版图设计师1.2职业定义通过EDA设计工具，进行集成电路后端的版图设计和验证，最终产生送交供集成电路制造用的GDSII数据。

1.3 职业等级本职业共设四个等级，分别是版图设计员（职业资格四级）、助理版图设计师（职业资格三级）、版图设计师（职业资格二级）、高级版图设计师（职业资格一级）。

1.4 职业环境条件室内、常温1.5 职业能力特征具有良好的电脑使用基础与较强的外语阅读能力；具备一定的半导体微电子基础理论。

具有很强的学习能力。

1.6 基本文化程度理工科高等专科学历。

1.7 培训要求1.7.1 培训期限全日制职业学校教育：根据其培养目标和教学计划确定。

晋级培训期限：版图设计员不少于240标准学时；助理版图设计师不少于240标准学时；版图设计师不少于200标准学时；高级版图设计师不少于180标准学时。

1.8 鉴定要求1.8.1 适用对象从事或准备从事集成电路版图设计的人员。

1.8.2 申报条件以上各等级申报条件均参照“关于职业技能鉴定申报条件的暂行规定”1.8.3 鉴定方式分为理论知识考试和技能操作考核。

技能操作考核采用上机实际操作方式，由3－5名考评员组成考评小组，根据考生现场操作表现及实际操作输出结果，按统一标准评定得分。

两项鉴定均采用100分制，皆达60分及以上者为合格。

1.8.4 考评人员与考生理论知识考试：平均15名考生配一名考评员。

技能操作考核：平均5－8 名考生配1名考评员。

1.8.5 鉴定时间理论知识考试：设计员、助理设计师90分钟，设计师、高级设计师120分钟。

技能操作考核：设计员、助理设计师90分钟，设计师、高级设计师120分钟。

1.8.6 鉴定场地设备用于理论知识考试的标准教室；用于操作技能考试的场所：具有EDA设计平台和网络教学系统等设备和软件，不少于20个考位。

二、基本要求三、工作要求本标准对版图设计员(四级)、助理版图设计师(三级)、版图设计师(二级)和高级版图设计师(一级)的工作内容和职业能力要求依次递进，高级别覆盖低级别。

集成电路设计的大致流程
一、需求分析
在集成电路设计的初期，首先需要进行需求分析。

这一步骤主要是理解并分析客户或市场需求，明确设计目标，包括性能、功耗、面积、成本等关键指标。

二、规格制定
基于需求分析的结果，制定出具体的规格书。

规格书详细描述了集成电路的各项特性，如工作电压、I/O接口、数据传输速率、功耗等。

三、电路设计
根据规格书，进行电路设计。

这一步骤通常使用硬件描述语言（如Verilog或VHDL）进行。

设计者会根据电路功能和性能要求，设计出满足规格的电路结构。

四、仿真验证
在电路设计完成后，需要进行仿真验证。

通过仿真软件，模拟电路的实际工作情况，验证电路的功能和性能是否满足设计要求。

如果发现问题，及时进行修正。

五、版图设计
仿真验证通过后，进入版图设计阶段。

这一步骤主要是利用专业版图编辑软件，将设计的电路转换为物理版图。

版图描述了器件的尺寸、位置以及互连关系。

六、物理验证
在版图设计完成后，进行物理验证。

这一步骤主要是检查版图中的物理错误，如器件尺寸错误、连接错误等。

物理验证通过后，版图才能
用于制造。

七、可靠性分析
在制造之前，还需要进行可靠性分析。

这一步骤主要是评估集成电路在各种工作条件下的稳定性和可靠性。

如果发现潜在的问题，及时进行修正。

drc物理设计规则
DRC（Design Rule Check）是指设计规则检查，它是在集成电路设计中用来验证设计布局是否符合制造工艺要求的重要步骤。

物理设计规则是指在IC设计中，用于规范电路布局的一系列规则和约束条件，以确保电路能够被准确地制造出来。

物理设计规则通常包括以下几个方面：
1.版图规则，版图规则是指电路布局中的一些基本规则，比如金属线间距、最小特征尺寸、晶体管的通道长度等。

这些规则是根据制造工艺的能力和限制来设定的，以确保电路可以被准确地制造出来。

2.连线规则，连线规则是指电路中金属线和多层金属之间的布局规则，包括金属线的宽度、间距、层间距等。

这些规则旨在确保电路的连线布局能够满足信号传输和电气特性的要求，同时也要考虑到制造工艺的限制。

3.间距规则，间距规则是指不同元件之间或不同金属层之间的间距要求，以避免电路中的元件或金属线之间发生意外的电气联系或者电气短路。

4.填充规则，填充规则是指在电路布局中，对于一些空白区域的填充要求，以保证制造过程中的平整度和稳定性。

5.器件规则，器件规则是指晶体管、电容器、电阻等器件的布局和尺寸规则，以确保它们能够正常工作并且能够被准确地制造出来。

总的来说，物理设计规则是为了确保电路布局能够满足制造工艺和电气性能的要求，同时也要考虑到制造成本和可行性。

这些规则在IC设计中起着非常重要的作用，能够帮助设计工程师和制造工程师在设计和制造过程中达到预期的目标。

集成电路版图设计师_职业标准一.、职业概况1.1职业名称集成电路版图设计师1.2职业定义通过EDA设计工具，进行集成电路后端的版图设计和验证，最终产生送交供集成电路制造用的GDSII数据。

1.3 职业等级本职业共设四个等级，分别是版图设计员（职业资格四级）、助理版图设计师（职业资格三级）、版图设计师（职业资格二级）、高级版图设计师（职业资格一级）。

1.4 职业环境条件室内、常温1.5 职业能力特征具有良好的电脑使用基础与较强的外语阅读能力；具备一定的半导体微电子基础理论。

具有很强的学习能力。

1.6 基本文化程度理工科高等专科学历。

1.7 培训要求1.7.1 培训期限全日制职业学校教育：根据其培养目标和教学计划确定。

晋级培训期限：版图设计员不少于240标准学时；助理版图设计师不少于240标准学时；版图设计师不少于200标准学时；高级版图设计师不少于180标准学时。

1.8 鉴定要求1.8.1 适用对象从事或准备从事集成电路版图设计的人员。

1.8.2 申报条件以上各等级申报条件均参照“关于职业技能鉴定申报条件的暂行规定”1.8.3 鉴定方式分为理论知识考试和技能操作考核。

技能操作考核采用上机实际操作方式，由3－5名考评员组成考评小组，根据考生现场操作表现及实际操作输出结果，按统一标准评定得分。

两项鉴定均采用100分制，皆达60分及以上者为合格。

1.8.4 考评人员与考生理论知识考试：平均15名考生配一名考评员。

技能操作考核：平均5－8 名考生配1名考评员。

1.8.5 鉴定时间理论知识考试：设计员、助理设计师90分钟，设计师、高级设计师120分钟。

技能操作考核：设计员、助理设计师90分钟，设计师、高级设计师120分钟。

1.8.6 鉴定场地设备用于理论知识考试的标准教室；用于操作技能考试的场所：具有EDA设计平台和网络教学系统等设备和软件，不少于20个考位。

二、基本要求三、工作要求本标准对版图设计员(四级)、助理版图设计师(三级)、版图设计师(二级)和高级版图设计师(一级)的工作内容和职业能力要求依次递进，高级别覆盖低级别。

集成电路设计中的物理验证技术综述随着科技的迅猛发展，集成电路设计在各个领域都扮演着重要的角色。

然而，为了确保设计的可靠性和正确性，物理验证技术成为了集成电路设计过程中不可或缺的一环。

本文将对集成电路设计中的物理验证技术进行综述，包括验证的目标、流程、方法和挑战等方面。

首先，我们来看一下物理验证的目标。

物理验证旨在确保设计的电路在物理实施时能够正常工作。

其核心目标是检验设计规则的完整性、器件性能的有效性以及电路拓扑的正确性。

通过物理验证，可以减少因设计错误而导致的生产成本和时间浪费，同时提高产品的可靠性和性能。

接下来，我们来了解一下物理验证的流程。

物理验证的流程大致可以分为三个主要阶段：前物理验证、隐性物理验证和显性物理验证。

在前物理验证阶段，设计人员需要根据规则库和设计规范对设计进行规模和布局等方面的初步检查。

在隐性物理验证阶段，验证工具将对电路进行综合并生成原理图，然后通过静态检查和仿真等手段对电路进行验证。

最后，在显性物理验证阶段，验证工具将对电路的版图进行分析，包括物理规则的检查、DRC（Design Rule Check）和LVS（Layout vs. Schematic）等，以确保电路在物理实施时的正确性。

然后，我们来看一下物理验证的方法。

物理验证的方法主要分为几个方面：静态验证、仿真验证和物理规则检查。

静态验证主要是基于规则库进行检查，以确保电路的设计规范性。

仿真验证则是通过对电路进行电气性能和时序行为的模拟分析，以确保电路的功能和时序正确。

而物理规则检查主要是通过对版图进行检查，以确保电路不会出现版图规则方面的问题。

此外，还有一些先进的物理验证方法，如形式验证、布线规则验证和版图优化等，可以进一步提高验证的准确性和效率。

最后，我们来看一下物理验证所面临的挑战。

随着技术的不断进步和集成度的不断提高，物理验证所面临的挑战也日益增加。

首先是规模的挑战，集成电路设计的规模越来越大，需要处理的设计规则和布局也越来越复杂，这对物理验证的准确性和效率提出了更高的要求。

IC设计完整流程及工具IC的设计过程可分为两个部分，分别为：前端设计（也称逻辑设计）和后端设计（也称物理设计），这两个部分并没有统一严格的界限，凡涉及到与工艺有关的设计可称为后端设计。

前端设计的主要流程：1、规格制定芯片规格，也就像功能列表一样，是客户向芯片设计公司（称为Fabless，无晶圆设计公司）提出的设计要求，包括芯片需要达到的具体功能和性能方面的要求。

2、详细设计Fabless根据客户提出的规格要求，拿出设计解决方案和具体实现架构，划分模块功能。

3、HDL编码使用硬件描述语言（VHDL，Verilog HDL，业界公司一般都是使用后者）将模块功能以代码来描述实现，也就是将实际的硬件电路功能通过HDL语言描述出来，形成RTL（寄存器传输级）代码。

4、仿真验证仿真验证就是检验编码设计的正确性，检验的标准就是第一步制定的规格。

看设计是否精确地满足了规格中的所有要求。

规格是设计正确与否的黄金标准，一切违反，不符合规格要求的，就需要重新修改设计和编码。

设计和仿真验证是反复迭代的过程，直到验证结果显示完全符合规格标准。

仿真验证工具Mentor 公司的Modelsim，Synopsys的VCS，还有Cadence的NC-Verilog均可以对RTL 级的代码进行设计验证，该部分个人一般使用第一个-Modelsim。

该部分称为前仿真，接下来逻辑部分综合之后再一次进行的仿真可称为后仿真。

5、逻辑综合――Design Compiler仿真验证通过，进行逻辑综合。

逻辑综合的结果就是把设计实现的HDL代码翻译成门级网表netlist。

综合需要设定约束条件，就是你希望综合出来的电路在面积，时序等目标参数上达到的标准。

逻辑综合需要基于特定的综合库，不同的库中，门电路基本标准单元（standard cell）的面积，时序参数是不一样的。

所以，选用的综合库不一样，综合出来的电路在时序，面积上是有差异的。

一般来说，综合完成后需要再次做仿真验证（这个也称为后仿真，之前的称为前仿真）逻辑综合工具Synopsys的Design Compiler，仿真工具选择上面的三种仿真工具均可。

芯片设计中的物理验证与布局优化随着半导体技术的不断发展和电子产品的不断更新换代，芯片设计在现代电子产业中扮演着重要的角色。

而在芯片设计的过程中，物理验证与布局优化是至关重要的环节。

本文将介绍芯片设计中的物理验证和布局优化的基本原理与方法。

一、物理验证物理验证是指通过对芯片设计的物理特性进行检测和验证，以确保设计的正确性和可行性。

物理验证主要包括以下几个方面：1. 物理设计规则检查（DRC）物理设计规则检查是验证芯片设计是否符合制造工艺的要求，以确保电路在工艺制造过程中不会出现问题。

DRC主要检查芯片的版图设计是否满足一系列的制造规则，包括线宽、间距、电容等参数的合法性。

2. 物理验证模拟（LVS）物理验证模拟是对芯片的逻辑电路和物理版图之间的一致性进行验证。

LVS通过比较逻辑设计和物理设计之间的连接关系和电路特性，以确保芯片的物理版图与逻辑设计的一致性。

3. 电磁规划与分析电磁规划与分析是通过对芯片设计中的电磁干扰和耦合效应进行检测和分析，以确保芯片在工作过程中的电磁性能满足要求。

电磁规划与分析主要包括电磁兼容性分析和电磁干扰抑制措施的设计与验证。

二、布局优化布局优化是指通过对芯片的版图布局进行调整和优化，以提高芯片的性能和功耗效率。

布局优化主要包括以下几个方面：1. 布局规划布局规划是指在芯片设计的早期阶段对芯片版图进行整体规划和设计，包括分层布局、功耗规划、引脚布局等。

良好的布局规划能够提高芯片的性能和可靠性，并减少功耗。

2. 布线优化布线优化是指对芯片的信号线路进行优化和调整，以减小信号路径的长度和延迟，提高信号传输的速度和稳定性。

布线优化需要考虑多个因素，包括信号的延迟、布线的密度、电磁干扰等。

3. 功耗优化功耗优化是指通过对芯片的电路设计和布局进行优化，以减小芯片的功耗。

功耗优化可以从多个方面入手，包括逻辑电路的设计、电源的分布和供电方式、电路的时钟管理等。

三、物理验证与布局优化的挑战与趋势在芯片设计中，物理验证与布局优化面临着一些挑战，主要包括设计规模的不断扩大、功耗和热管理的困难、制造工艺的限制等。

DRC（Design Rule Check）密度规则是集成电路设计中物理验证的一部分，用于检查版图设计中是否违反了制造工艺的某些规则和约束条件。

这些规则和约束条件是为了保证电路能够被准确地制造出来，并满足一定的良率和可靠性要求。

在集成电路设计中，组件之间的最小间距是一个重要的DRC规则。

这是为了确保金属线、晶体管和其他组件之间有足够的间距，以防止出现焊桥等潜在故障，同时使电路更易于维修和返工。

此外，对于特殊封装之间的间距，如BGA、POP或更大的QFP/QFN，也有特定的规则需要遵循。

除了组件之间的最小间距外，DRC规则还包括其他方面，如最小线宽、最小间距、最小孔径等。

这些规则都是为了保证电路制造的稳定性和可靠性，确保电路能够正常工作。

在进行DRC规则设置时，需要根据具体的工艺要求和设计需求来确定各项参数的值。

同时，也需要根据设计结果进行DRC检查，并对检查结果进行分析和改善，以确保设计满足DRC规则要求。

总之，DRC密度规则是集成电路设计中物理验证的重要部分，它确保了设计的可制造性和可靠性，是集成电路制造过程中必不可少的一环。

ic开发验证方式IC（集成电路）开发的验证方式可以分为以下几种：1. 仿真验证：通过使用电子设计自动化（EDA）工具进行电路级或系统级仿真，验证电路的功能和性能。

仿真可以帮助检测潜在的设计错误、验证电路的工作状态以及评估性能参数。

常见的仿真工具包括SPICE（模拟电路仿真程序）、Verilog和VHDL（硬件描述语言）等。

2. 逻辑验证：逻辑验证主要用于验证数字电路的功能和正确性。

通过使用逻辑设计自动化工具（如逻辑综合和逻辑仿真工具）来验证电路设计是否满足预期的布尔逻辑行为。

常见的逻辑验证工具包括模型仿真器（如ModelSim、VCS等）和形式验证工具（如FormalProver）等。

3. 物理验证：物理验证主要针对集成电路的版图、布局和物理约束进行验证，以确保电路在物理层面上满足要求。

物理验证包括布局布线验证、时序收敛验证、功耗分析等。

常见的物理验证工具包括Calibre、IC Validator、PrimeTime 等。

4. FPGA/ASIC验证：对于FPGA（现场可编程门阵列）或ASIC（专用集成电路）的开发，通常需要进行硬件验证。

这种验证方式涉及将设计编译到FPGA或ASIC芯片上，然后进行测试和调试以确认其功能和性能。

常见的硬件验证工具包括ModelSim、Xilinx ISE、Cadence Incisive等。

5. 实际验证：在所有虚拟验证完成后，需要将设计制造成实际的芯片，并使用实际的测试设备进行验证。

这包括芯片生产、封装、测试和验证等步骤。

实际验证通常需要借助自动测试设备（ATE）来进行测试和验证。

以上是一些常见的IC开发验证方式，实际使用的验证方法可能会因设计需求和开发流程而有所不同。

验证过程中的重要原则是确保设计在各个层面上都符合预期要求，并最大程度地减少设计错误和风险。

第五章物理验证（一）教学内容1．物理验证的概念；2．主流物理验证工具介绍；Calibre 是Mentor Graphics 的IC版图验证软件，此软件包括设计规则检查（DRC ）、版图与原理图一致性检查（LVS）、电气规则检查（ERC）、及版图寄生参数萃取（LPE）等验证功能。

其操作界面主要分为图形模式(GUI)(graphical user interface) Calibre Interactive与指令模式（Command Line），其中图形模式可以单独启动，亦可与Virtuoso 等软件相连接，其操作界面皆相同。

本章我们主要研究图形模式。

3.主要术语⏹SVRF---Standard Verification Rule Format（标准的检查文件）⏹RVE---Results Viewing Environment（显示结果用的环境窗口）⏹SVDB---Standard Verification Database (LVS results)⏹DRC---Design Rule Check（设计规则检查）⏹ERC---Electrical Rule Checking（电气规则检查）⏹LVS---Layout Versus Schematic（版图原理图一致性检查）⏹LPE---Layout Parasitic Extraction（版图寄生参数萃取）第二节LVS版图与原理图的一致性4.Calibre LVS 简介Calibre LVS 是一个出色的版图与线路图对比检查工具，具有高效率、高准确度和大容量等优点。

Calibre LVS 不仅可以对所有的“元件”进行验证，而且还能在不影响性能的条件下，处理无效数据。

主要表现在以下几个方面：(1) 运行模式快捷方便：Calibre LVS 有两种运行模式，即命令行模式和界面模式(Calibre Interactive-LVS)。

采用命令行模式可以快速输入控制命令，快速运行，其结果精确稳定。

第五章全定制IC设计（Calibre版图验证）在第三、四章已经介绍了电路图和版图的绘制（使用Cadence公司IC5141的Virtuoso Layout Editor），版图验证（使用Diva）和HSPICE后仿真（通过IC5141的ADE界面）。

目前，Calibre工具已经被众多设计公司、单元库、IP开发商和晶圆代工厂采用，作为深亚微米集成电路的物理验证工具，Calibre工具已经被集成到Cadence公司的Virtuoso Layout Editor 设计环境中。

本章将以十进制计数器为例（使用CSM 0.35um CMOS工艺），介绍Calibre验证工具的使用方法，并介绍XP平台下的HSPICE版图后仿真方法。

5.1 十进制计数器DRC（CSM 0.35um CMOS工艺）计数器是数字系统中应用最广泛的基本时序逻辑构件，本章以十进制计数为例，介绍Calibre验证工具的使用方法。

根据十进制计数器的构成原理，十进制计数器可由与非门，异或门和D触发器来表示一位十进制数的四位二进制编码。

分析步骤一般是：根据十进制加法计数器状态表画出卡诺图。

（1）由卡诺图得到表示该计数器工作状态的状态方程。

（2）由状态方程得到计数器的状态转换表（3）判断计数器的功能。

在前面的章节中已经学习了电路图与版图的绘制，在进行十进制计数器电路图的绘制时，首先绘制底层电路包括反相器，与非门，异或门及传输门等的Schematic, Symbol。

然后，调用单元电路画出十进制计数器的电路图。

绘制电路版图时，应先绘制底层电路对应的版图，并用Calibre进行相应的DRC，LVS，再画出整个电路版图。

十进制计数器的设计方法与逻辑电路图与电路图的绘制可参照第六章的实验七，版图绘制方法可参见第四章的4.1节。

版图绘制好后，为了保证版图能正确制出，在正式流片之前还必须作一些其他的工作，例如Design Rule Checking (DRC)。

芯片设计流片流程
芯片设计流程主要分为两个部分，前端设计和后端设计。

前端设计主要包括以下步骤：
1. 规格定制：根据客户需求，制定出符合规格的芯片设计。

2. HDL编码：使用硬件描述语言（如VHDL或Verilog HDL）将模块功能以代码来描述实现，形成RTL（寄存器传输级）代码。

3. 仿真验证：检验编码设计的正确性，看设计是否精确地满足了规格中的所有要求。

4. 逻辑综合（Design Compiler）：把设计实现的HDL代码翻译成门级网表netlist。

5. STA（Static Timing Analysis）：进行静态时序分析形式验证，功能上对综合后的网表进行验证。

后端设计主要包括以下步骤：
1. DFT（Design For Test）：可测性设计，在设计的时候就要考虑将来的测试。

2. 布局规划（Floor Plan）：放置芯片的宏单元模块，在总体上确定各种功能电路的摆放位置。

3. 时钟树综合（Clock Tree Synthesis）：进行时钟的布局布线。

4. 布线（Place & Route）：普通信号的布线，并提取导线电阻、相邻导线的互感、耦合电容等参数。

5. 版图物理验证：对完成布线的物理版图进行验证。

以上信息仅供参考，如有需要，建议咨询芯片设计专业人士。

传统芯片研发体系流程
传统芯片研发体系流程包括规格制定、详细设计、HDL编码、仿真验证、逻辑综合、STA、形式验证、布局规划、布线、CTS、寄生参数提取、版图物理验证等步骤。

芯片设计分为前端设计和后端设计，前端设计包括算法或硬件架构设计与分析，后端设计包括布局规划、布线等。

其中，算法或硬件架构设计与分析的主要目的是完成芯片中数字部分的高层次算法或架构的分析与建模，为硬件提供一个正确的软件功能模型，并通过大量的高层次仿真和调试，为RTL实现提供总体性的设计指导。