第六章01 数字逻辑电路
- 格式：pdf
- 大小：923.48 KB
- 文档页数：34
D1 = D2 = y1 CLK1 = xy1 + xy2 CLK 2 = xy2 + xy1 Z = xy1 y2 n +1 y2 = D2 = y1CLK 2 y1n +1 = D1 = y1CLK1
3.次态真值表
现态 输入 组合电路输出 次态
CLK=0则 状态保持
y2y1
x
CLK2
CLK1
D2
异步时序电路
同 步
根据状态改变的方式不同，异步时序电路又分成脉冲 同步时序电路与异步时序电路的对比 型异步时序电路及电平型异步时序电路。脉冲型异步 时序电路要求输入是脉冲信号，且在脉冲宽度内只可 能使电路改变一次状态。其分析和设计方法与同步时 序电路类似。 电平型异步时序电路的输入信号是电平，且在电平变 没有统一的同步时钟脉冲，电路状态的改变 化后的一段时间里，电路可能多次改变状态，最终趋 是由输入信号的变化直接引起的 于稳态，因此输出和输入间存在延迟和竞争现象，设 计不当将会造成错误输出。
异步时序电路
异步时序电路分析举例（例1）
Q 0 n +1 = (J 0 Q 0 n + K 0 Q 0 n ) CP0 = [Q 2 n Q 0 n ]CP Q1n +1 = (J1 Q1n + K1Q1n ) CP1 = [Q1n ]CP1 CP1 = Q 0
Q1 0 0 1 1 0 0 Q0 0 1 0 1 0 0 “1”表示有时钟跳变沿 CP2“0”表示无时钟跳变沿 CP1 CP0 0 0 0 模5异步 1 0 1 计数器 1 1 1 1 0 1 1 1 1 1 0 1
1/0 1/0 10
异步时序电路
异步时序电路分析举例（例3）
1. 各触发器的控制函数ห้องสมุดไป่ตู้时钟方程
J0=K0=1 CLK0=CLK
RD = Q0 Q1
J1=K1=1 CLK1=Q0
两个JK触发器均工 作在变反状态（有 时钟信号时）
异步时序电路
异步时序电路分析举例（例3）
CLK0=CLK CLK1=Q0
异步时序电路
异步时序电路分析举例（例1）
分 类 脉冲异步时序电路： 输入信号是脉冲信号 电平异步时序电路： 输入信号是电平
例：分析图示时序电路 解： 该电路是异步 注：异步电路的分析 应考虑时钟信号
异步时序电路
异步时序电路分析举例（例1）
1. 各触发器的控制函数和时钟方程
J 0 = Q 2 J 2 = Q 0 Q1 K0 = 1 K2 = 1 J1 = K 1 = 1 CP0 = CP2 = CP 当时钟脉冲 跳变沿 到来时，方程成立 CP1 = Q 0
Sx1x1 Sx1x1x2
x
√
SINI Sx1 Sx1x1
异步时序电路
3，状态编码
合并图
A
E=K∙R+(K-1) ∙m+p∙q∙l =2R+m+2l RAB=1,mAB=1,lAB=2 RAC=1,mAC=0,lAC=1 RBC=2,mBC=0,lBC=1 EAB=7,EAC=3,EBC=6
B C
x1x2 y1y2 00 01 11 10 00 dd 00 dd 01 01 dd 00 dd 11 11 dd 00 dd 11 10 dd dd dd dd
CLK2的次 态卡诺图
x1x2 y1y2 00 01 11 10 00 0 0 d 1* 01 0 1* d 0 11 10 0 d 1* d d d 0 d
Mealy型
Moore型
异步时序电路
6.2 脉冲异步时序电路分析
脉冲异步时序电路的分析步骤与同步分析基本相 同，仅有如下修改 输入变量取值为1表示有脉冲信号，取值为0 表示无脉冲信号；触发器的时钟端也按上述 规定 控制函数包含触发器的控制输入及触发器的 时钟脉冲 两个或两个以上的输入变量不能同时为1
x1x2 y1y2 00 01 11 10 00 0 0 d 0 01 0 0 d 0 11 10 0 d 1 d Z d d 0 d
d d CLK1
d d d CLK2
D1=/y1 CLK1=x2y1+x1/y1y2 D2=/y2 CLK2=x2y2+x1/y2 Z=x2y1
异步时序电路
讨论10状态，补充状态图
异步时序电路
异步时序电路分析举例（例3）
3.状态图 4.时序图 00
CLK Q0
01
11
Q1 /RD
10
异步时序电路
6.3 脉冲异步时序电路设计
脉冲异步时序电路的设计步骤与同步基本相同， 做以下补充 1，输入信号及触发器的时钟信号取值为：0——无脉 冲；1——有脉冲； 2，采用简化的状态表和状态图； 3，在确定控制函数时，不仅要确定各触发器的控制 信号，而且还需要确定各触发器的时钟信号； 4，状态不变时（状态由0→0，或1→1 ），令CLK= 0，这样，触发器的数据端变量就可以认为是无关 最小项d，有利于化简；
异步时序电路
5，确定控制函数和输出函数 D1的次态 卡诺图
x1x2 y1y2 00 01 11 10 00 d d* d d* 01 d d* d 1D 11 10 d d 0D d d d d* d
x1x2 y1y2 00 01 11 10 00 dd 00 dd 01 01 dd 00 dd 11 11 dd 00 dd 11 10 dd dd dd dd
无时钟，保持原态 2. 各触发器的状态方程
Q 0 n +1 = (J 0 Q 0 n + K 0 Q 0 n ) CP0 = [Q 2 n Q 0 n ]CP
Q1n +1 = (J1 Q1n + K1Q1n ) CP1 = [Q1n ]CP1
Q 2 n +1 = (J 2 Q 2 n + K 2 Q 2 n )CP2 = [Q 2 n Q1n Q 0 n ]CP
6.1 脉冲异步时序电路概述
脉冲异步时序电路与同步时序电路的相同点： 1，状态的改变都依赖于外加脉冲； 2，存储元件都是触发器； 脉冲异步时序电路与同步时序电路的不同点： 1，脉冲异步时序电路无外加的统一的时钟脉冲； 2，输入变量为脉冲信号，由输入脉冲直接引起电路的状 态改变； 3，由次态逻辑产生各触发器控制信号（Y1,Y2, ...Yr）， 而且还产生时间有先后的各触发器的时钟信； 时钟信号CLK1,CLK2, ... CLKr；
X2/0 X1/0
x1x2 y1y2 00 01 11 10 00 0 0 d 0 01 0 0 d 0 11 0 d 1 d d d 0 d
异步时序电路
Q 2 n +1 = (J 2 Q 2 n + K 2 Q 2 n )CP2 = [Q 2 n Q1n Q 0 n ]CP
计数脉冲CP Q2 0 0 1 0 2 0 3 0 4 1 5 0
异步时序电路分析举例（例1）
时序图
设初态为： 000
逻辑功能：电路为一模5异步计数器
异步时序电路
异步时序电路分析举例（例2）
第六章 异步时序电路的分析和设计
同步时序电路与异步时序电路的对比
只有时钟脉冲同时到达各记忆器件的时钟端，电 路状态改变 只有在前一个时钟脉冲引起的电路响应完全结束 后（各种险象已完全消失，电路进入新的稳定状 态），下一时钟脉冲才能到来 外部输入信号的变化，应满足触发器正常工作所 需的建立和保持时间 同步时序电路因为具备上述特点，大大简化了其 分析和设计工作。但上述特点又使得同步时序电 路的工作速度提高受到限制，且对时钟脉冲到达 各触发器的时间及外部信号的变化有较严格的要 求。为此我们介绍速度比较快的异步时序电路。
y1y2 00 01 11 x x1 01/0 11/0 11/0 x2 00/0 00/0 00/1
其余的位 置均补充 无关项d
异步时序电路
D卡诺图填写规则
当Qn+1=Q时，意味着CLK=0，则D=d 当Qn+1≠Q时，意味着CLK=1，则Qn+1=D
CLK卡诺图填写规则
当x1x2=00时，意味着CLK=0(其中y1y2=10行不存在，填写d) 当x1x2=11时，为禁止状态，填写d 当x1x2=01和10时 当Qn+1=Q时，意味着CLK=0 当Qn+1≠Q时，意味着CLK=1
CLK1的次 态卡诺图
x1x2 y1y2 00 01 11 10 00 0 0 d 0 01 0 0 d 1* 11 10 0 d 1* d d d 0 d
异步时序电路
5，确定控制函数和输出函数 D2的次态 卡诺图
x1x2 y1y2 00 01 11 10 00 d d* d 1 01 d 0 d d* 11 10 d d 0 d d d d* d
异步时序电路
异步时序电路分析举例
例1设计举例——用D触发器设计一个“x1-x1-x2”序列检测器 1，建立原始状态图（原始状态表）
X1/0
X2/0
SINI
X2/0 X1/0
SX1
X1/0
S SINI Sx1
x
x1 Sx1/0 Sx1x1/0 Sx1/0
x2 SINI/0 SINI/0 Sx1x1x2/0
异步时序电路
对脉冲异步时序电路的限制
1、不允许两根或两根以上输入线同时有输入脉冲 2、在上一个输入脉冲引起的电路状态变化未稳定 之前，不允许加入新的输入脉冲
具体说明
X0 ——010…0 X1 ——001…0 Xn-1——000…1
假设有n个输入端，可能 的输入状态有n+1种
异步时序电路
存储器的输入 端不仅含有激 励控制，而且 含有时钟控制 存储器的输入 端不仅含有激 励控制，而且 含有时钟控制
异步时序电路
3.次态真值表
现态 输入 组合电路输出 次态
CLK=0则 状态保持
y2y1
x
CLK2
CLK1
D2
异步时序电路
同 步
根据状态改变的方式不同，异步时序电路又分成脉冲 同步时序电路与异步时序电路的对比 型异步时序电路及电平型异步时序电路。脉冲型异步 时序电路要求输入是脉冲信号，且在脉冲宽度内只可 能使电路改变一次状态。其分析和设计方法与同步时 序电路类似。 电平型异步时序电路的输入信号是电平，且在电平变 没有统一的同步时钟脉冲，电路状态的改变 化后的一段时间里，电路可能多次改变状态，最终趋 是由输入信号的变化直接引起的 于稳态，因此输出和输入间存在延迟和竞争现象，设 计不当将会造成错误输出。
异步时序电路
异步时序电路分析举例（例1）
Q 0 n +1 = (J 0 Q 0 n + K 0 Q 0 n ) CP0 = [Q 2 n Q 0 n ]CP Q1n +1 = (J1 Q1n + K1Q1n ) CP1 = [Q1n ]CP1 CP1 = Q 0
Q1 0 0 1 1 0 0 Q0 0 1 0 1 0 0 “1”表示有时钟跳变沿 CP2“0”表示无时钟跳变沿 CP1 CP0 0 0 0 模5异步 1 0 1 计数器 1 1 1 1 0 1 1 1 1 1 0 1
1/0 1/0 10
异步时序电路
异步时序电路分析举例（例3）
1. 各触发器的控制函数ห้องสมุดไป่ตู้时钟方程
J0=K0=1 CLK0=CLK
RD = Q0 Q1
J1=K1=1 CLK1=Q0
两个JK触发器均工 作在变反状态（有 时钟信号时）
异步时序电路
异步时序电路分析举例（例3）
CLK0=CLK CLK1=Q0
异步时序电路
异步时序电路分析举例（例1）
分 类 脉冲异步时序电路： 输入信号是脉冲信号 电平异步时序电路： 输入信号是电平
例：分析图示时序电路 解： 该电路是异步 注：异步电路的分析 应考虑时钟信号
异步时序电路
异步时序电路分析举例（例1）
1. 各触发器的控制函数和时钟方程
J 0 = Q 2 J 2 = Q 0 Q1 K0 = 1 K2 = 1 J1 = K 1 = 1 CP0 = CP2 = CP 当时钟脉冲 跳变沿 到来时，方程成立 CP1 = Q 0
Sx1x1 Sx1x1x2
x
√
SINI Sx1 Sx1x1
异步时序电路
3，状态编码
合并图
A
E=K∙R+(K-1) ∙m+p∙q∙l =2R+m+2l RAB=1,mAB=1,lAB=2 RAC=1,mAC=0,lAC=1 RBC=2,mBC=0,lBC=1 EAB=7,EAC=3,EBC=6
B C
x1x2 y1y2 00 01 11 10 00 dd 00 dd 01 01 dd 00 dd 11 11 dd 00 dd 11 10 dd dd dd dd
CLK2的次 态卡诺图
x1x2 y1y2 00 01 11 10 00 0 0 d 1* 01 0 1* d 0 11 10 0 d 1* d d d 0 d
Mealy型
Moore型
异步时序电路
6.2 脉冲异步时序电路分析
脉冲异步时序电路的分析步骤与同步分析基本相 同，仅有如下修改 输入变量取值为1表示有脉冲信号，取值为0 表示无脉冲信号；触发器的时钟端也按上述 规定 控制函数包含触发器的控制输入及触发器的 时钟脉冲 两个或两个以上的输入变量不能同时为1
x1x2 y1y2 00 01 11 10 00 0 0 d 0 01 0 0 d 0 11 10 0 d 1 d Z d d 0 d
d d CLK1
d d d CLK2
D1=/y1 CLK1=x2y1+x1/y1y2 D2=/y2 CLK2=x2y2+x1/y2 Z=x2y1
异步时序电路
讨论10状态，补充状态图
异步时序电路
异步时序电路分析举例（例3）
3.状态图 4.时序图 00
CLK Q0
01
11
Q1 /RD
10
异步时序电路
6.3 脉冲异步时序电路设计
脉冲异步时序电路的设计步骤与同步基本相同， 做以下补充 1，输入信号及触发器的时钟信号取值为：0——无脉 冲；1——有脉冲； 2，采用简化的状态表和状态图； 3，在确定控制函数时，不仅要确定各触发器的控制 信号，而且还需要确定各触发器的时钟信号； 4，状态不变时（状态由0→0，或1→1 ），令CLK= 0，这样，触发器的数据端变量就可以认为是无关 最小项d，有利于化简；
异步时序电路
5，确定控制函数和输出函数 D1的次态 卡诺图
x1x2 y1y2 00 01 11 10 00 d d* d d* 01 d d* d 1D 11 10 d d 0D d d d d* d
x1x2 y1y2 00 01 11 10 00 dd 00 dd 01 01 dd 00 dd 11 11 dd 00 dd 11 10 dd dd dd dd
无时钟，保持原态 2. 各触发器的状态方程
Q 0 n +1 = (J 0 Q 0 n + K 0 Q 0 n ) CP0 = [Q 2 n Q 0 n ]CP
Q1n +1 = (J1 Q1n + K1Q1n ) CP1 = [Q1n ]CP1
Q 2 n +1 = (J 2 Q 2 n + K 2 Q 2 n )CP2 = [Q 2 n Q1n Q 0 n ]CP
6.1 脉冲异步时序电路概述
脉冲异步时序电路与同步时序电路的相同点： 1，状态的改变都依赖于外加脉冲； 2，存储元件都是触发器； 脉冲异步时序电路与同步时序电路的不同点： 1，脉冲异步时序电路无外加的统一的时钟脉冲； 2，输入变量为脉冲信号，由输入脉冲直接引起电路的状 态改变； 3，由次态逻辑产生各触发器控制信号（Y1,Y2, ...Yr）， 而且还产生时间有先后的各触发器的时钟信； 时钟信号CLK1,CLK2, ... CLKr；
X2/0 X1/0
x1x2 y1y2 00 01 11 10 00 0 0 d 0 01 0 0 d 0 11 0 d 1 d d d 0 d
异步时序电路
Q 2 n +1 = (J 2 Q 2 n + K 2 Q 2 n )CP2 = [Q 2 n Q1n Q 0 n ]CP
计数脉冲CP Q2 0 0 1 0 2 0 3 0 4 1 5 0
异步时序电路分析举例（例1）
时序图
设初态为： 000
逻辑功能：电路为一模5异步计数器
异步时序电路
异步时序电路分析举例（例2）
第六章 异步时序电路的分析和设计
同步时序电路与异步时序电路的对比
只有时钟脉冲同时到达各记忆器件的时钟端，电 路状态改变 只有在前一个时钟脉冲引起的电路响应完全结束 后（各种险象已完全消失，电路进入新的稳定状 态），下一时钟脉冲才能到来 外部输入信号的变化，应满足触发器正常工作所 需的建立和保持时间 同步时序电路因为具备上述特点，大大简化了其 分析和设计工作。但上述特点又使得同步时序电 路的工作速度提高受到限制，且对时钟脉冲到达 各触发器的时间及外部信号的变化有较严格的要 求。为此我们介绍速度比较快的异步时序电路。
y1y2 00 01 11 x x1 01/0 11/0 11/0 x2 00/0 00/0 00/1
其余的位 置均补充 无关项d
异步时序电路
D卡诺图填写规则
当Qn+1=Q时，意味着CLK=0，则D=d 当Qn+1≠Q时，意味着CLK=1，则Qn+1=D
CLK卡诺图填写规则
当x1x2=00时，意味着CLK=0(其中y1y2=10行不存在，填写d) 当x1x2=11时，为禁止状态，填写d 当x1x2=01和10时 当Qn+1=Q时，意味着CLK=0 当Qn+1≠Q时，意味着CLK=1
CLK1的次 态卡诺图
x1x2 y1y2 00 01 11 10 00 0 0 d 0 01 0 0 d 1* 11 10 0 d 1* d d d 0 d
异步时序电路
5，确定控制函数和输出函数 D2的次态 卡诺图
x1x2 y1y2 00 01 11 10 00 d d* d 1 01 d 0 d d* 11 10 d d 0 d d d d* d
异步时序电路
异步时序电路分析举例
例1设计举例——用D触发器设计一个“x1-x1-x2”序列检测器 1，建立原始状态图（原始状态表）
X1/0
X2/0
SINI
X2/0 X1/0
SX1
X1/0
S SINI Sx1
x
x1 Sx1/0 Sx1x1/0 Sx1/0
x2 SINI/0 SINI/0 Sx1x1x2/0
异步时序电路
对脉冲异步时序电路的限制
1、不允许两根或两根以上输入线同时有输入脉冲 2、在上一个输入脉冲引起的电路状态变化未稳定 之前，不允许加入新的输入脉冲
具体说明
X0 ——010…0 X1 ——001…0 Xn-1——000…1
假设有n个输入端，可能 的输入状态有n+1种
异步时序电路
存储器的输入 端不仅含有激 励控制，而且 含有时钟控制 存储器的输入 端不仅含有激 励控制，而且 含有时钟控制
异步时序电路
