Verilog逻辑仿真(2)

NC-Verilog仿真详解ncverilog仿真详解发表在ASIC/FPGA/汇编, 学习笔记, 编程开发 | 由阿布 | ⼗⼀⽉26, 2011 | 0标签: ncverilog, 仿真数位IC⼯具简介——Simulator ⼯具ModelSimModelSim是Mentor公司所推出的软体, 主要⽤来当作VHDL的模拟器, 也是⽬前CIC在VHDL⽅⾯的主要的模拟软体;但ModelSim不仅⽀援VHDL的模拟,同样也可⽤来当Verilog的模拟器, 更进⼀步的, ModelSim也⽀援VHD&Verilog的混合模拟, 这对於单晶⽚系统(SoC)的发展上, 矽智产(IP)是来源来⾃不同的地⽅, 有些矽智产是采⽤VHDL描述,有些是Verilog描述, 因此这是不可或缺的功能. 所以CIC引进ModelSim这⼀套软体.NCSimNC-SIM 为Cadence 公司之VHDL与Verilog混合模拟的模拟器(simulator),可以帮助IC 设计者验证及模拟其所⽤VHDL与Verilog混合计设的IC功能.NCVerilogNC-Verilog 为Cadence 公司之Verilog 硬体描述语⾔模拟器(simulator),可以帮助IC 设计者验证及模拟所设计IC 的功能.使⽤NC-Verilog软体,使⽤者必须使⽤Verilog 硬体描述语⾔的语法来描述所要设计的电路.VCSVCS 为Synopsys 公司之Verilog 硬体描述语⾔模拟器(simulator),可以帮助IC设计者验证及模拟所设计IC 的功能.使⽤VCS 软体,使⽤者必须使⽤Verilog 硬体描述语⾔的语法来描述所要设计的电路.ncverilog使⽤ncverilog是shell版的，nclaunch是以图形界⾯为基础的，⼆者调⽤相同内核；ncverilog的执⾏有三步模式和单步模式，在nclaunch中对应multiple step和single stepncverilog的三步模式为：ncvlog(编译) ncelab(建⽴snapshot⽂件) ncsim(对snapshot⽂件进⾏仿真)基于shell的ncverilog操作(尤其是单步模式)更适合于⼤批量操作ncverilog的波形查看配套软件是simvision，其中包含原理图、波形、信号流等查看⽅式三命令模式：ncvlog -f run.fncelab tb -access wrcncsim tb -gui第⼀个命令中，run.f是整个的RTL代码的列表，值得注意的是，我们需要把tb⽂件放在⾸位，这样可以避免出现提⽰timescale 的错误注意：ncvlog执⾏以后将产⽣⼀个名为INCA_libs的⽬录和⼀个名为worklib的⽬录第⼆个命令中，access选项是确定读取⽂件的权限。

verilog仿真课程设计一、教学目标本课程的教学目标旨在让学生掌握Verilog仿真基本原理和方法，具备使用Verilog进行数字电路设计和仿真的能力。

知识目标：使学生了解Verilog语言的基本语法、数据类型、运算符、表达式以及常用的建模方法。

技能目标：培养学生运用Verilog进行数字电路设计、仿真和测试的能力，能够独立完成简单的数字系统设计。

情感态度价值观目标：培养学生对电子信息科学的兴趣，提高学生创新实践能力，培养学生团队合作精神。

二、教学内容本课程的教学内容主要包括Verilog语言的基本语法、数据类型、运算符、表达式、建模方法以及数字电路的设计与仿真。

1.Verilog语言基本语法：介绍Verilog模块的结构、参数、端口以及语句的书写规范。

2.数据类型和运算符：讲解Verilog中的基础数据类型、复合数据类型以及常用运算符。

3.表达式：讲解Verilog中的算术表达式、关系表达式和逻辑表达式。

4.建模方法：介绍Verilog中的线网建模、模块实例化以及参数传递。

5.数字电路设计与仿真：以实例形式讲解如何使用Verilog进行组合逻辑电路、时序逻辑电路以及复杂数字系统的设计与仿真。

三、教学方法为提高教学效果，本课程将采用讲授法、案例分析法、实验法等多种教学方法相结合。

1.讲授法：通过讲解Verilog语言的基本语法、数据类型、运算符、表达式以及建模方法，使学生掌握理论知识。

2.案例分析法：通过分析实际案例，让学生了解Verilog在数字电路设计与仿真中的应用。

3.实验法：安排实验课程，让学生动手实践，巩固所学知识，提高实际操作能力。

四、教学资源为实现教学目标，我们将为学生提供丰富的教学资源，包括教材、参考书、多媒体资料以及实验设备。

1.教材：选用权威、实用的Verilog教材，为学生提供系统性的理论知识学习。

2.参考书：推荐学生阅读相关Verilog参考书籍，拓展知识面。

3.多媒体资料：制作精美的PPT课件，为学生提供直观的学习体验。

verilog仿真流程When it comes to the verilog simulation process, it is important to understand the various steps involved in ensuring a successful simulation. Verilog is a hardware description language that is commonly used in the design and verification of digital circuits. The simulation process is essential for testing the functionality of the design and identifying any potential issues before the actual hardware implementation.The first step in the verilog simulation process is to write the verilog code for the digital circuit. This involves describing the behavior of the circuit using verilog constructs such as modules, signals, and processes. It is important to ensure that the code is written accurately and efficiently to avoid any errors during the simulation.Once the verilog code is written, the next step is to compile the code using a verilog compiler. The compilertranslates the verilog code into a format that can be understood by the simulation tool. During the compilation process, the compiler checks for syntax errors and other issues that may prevent the code from being successfully simulated.After the code is compiled, the next step is to set up the simulation environment. This involves specifying the simulation parameters such as the input stimulus, simulation time, and any other relevant settings. It is important to carefully configure the simulation environment to ensure that the desired behavior of the circuit is accurately captured during the simulation.Once the simulation environment is set up, the next step is to run the simulation using a verilog simulator. The simulator executes the verilog code and simulates the behavior of the digital circuit based on the specified input stimulus. During the simulation, it is important to monitor the output waveforms and other relevant data to verify the functionality of the design.After the simulation is complete, the next step is to analyze the simulation results. This involves examining the output waveforms and other relevant data to identify any potential issues or discrepancies in the behavior of the circuit. If any issues are identified, it may be necessaryto make changes to the verilog code and re-run thesimulation to verify the effectiveness of the modifications.In conclusion, the verilog simulation process is a critical step in the design and verification of digital circuits. By following the necessary steps such as writing the verilog code, compiling the code, setting up the simulation environment, running the simulation, and analyzing the results, it is possible to ensure the functionality and reliability of the design before proceeding to the actual hardware implementation. The simulation process requires careful attention to detail and thorough analysis to identify and address any potential issues, ultimately leading to a successful and reliable digital circuit design.。

对Verilog仿真过程的理解前⾔顺序执⾏的仿真器如何仿真并⾏的Verilog语⾔？仿真器中Verilog的并⾏性是通过其语义（Verilog的语⾔含义）仿真出来的，Verilog语⾔的语义是专门为仿真定义的。

如果设计的Verilog源代码不符合Verilog仿真语义，对Verilog代码的仿真可能出现仿真歧义，也就是代码仿真结果会与综合后时间的门级⽹表功能不⼀致。

⼀、概念理解：1、仿真时间仿真电路所⽤的真实时间进⾏建模。

仿真时间由硬件电路的延时参数决定，也是硬件电仿真时间是指由仿真器维护的时间值，⽤来对仿真电路所⽤的真实时间进⾏建模路的实际⼯作时间，所有仿真⼯作都是严格按仿真时间向前推进的，在什么时间执⾏什么操作。

仿真时间与仿真软件在计算机上的运⾏时间没有任何关系。

若优先级相同，如果在当前仿真时间有多个事件需要执⾏，那么⾸先要根据它们的优先级（在事件队列中的优先级）来判定谁先谁后。

若优先级相同，则执⾏顺序随机（不同仿真器的⾏为可能不同）。

则执⾏顺序随机（不同仿真器的⾏为可能不同）2、事件驱动事件驱动类型的仿真。

Verilog语⾔⽤来对数字系统的功能和时序进⾏建模，模型的仿真过程是围绕时间来组织的。

功能仿真是⼀种事件驱动类型的仿真事件是指在特定时刻，模型中值的变化。

⼀个更新事件被执⾏后，所有对改事件敏感的进程都将以随机的顺序计算。

⽐如，在被仿真电事件路中，线⽹或寄存器的值的任何改变被认为是⼀个更新事件。

计算事件和更新事件之间循环往复的互相触发，计算事件。

计算事件和更新事件之间循环往复的互相触发，进程进程对更新事件敏感，进程（门或⾏为模型）的计算也是⼀个事件，叫做计算事推动了仿真时间向前推进。

推动了仿真时间向前推进3、进程进程是Verilog语⾔中的独⽴执⾏单元，⽤Verilog描述的数字系统正式由⼀个个进程组成的。

进程包括原语、模块（module）、initial过程块、always过程块、连续赋值语句、异步任务、过程赋值语句等。

VHDL仿真,Verilog HDL仿真入门--ModelSim使用简介学硬件描述语言当然得实践，就得用软件仿真。

入门其实就是讲下仿真软件怎么用，是很简单的一件事，但是对于刚学的人来说可能有点无从下手。

我之前就有点迷茫，所以写这个入门当自己的笔记，也希望能给自学的新手有所帮助。

仿真VHDL和Verilog HDL并没有什么区别，一般的软件两种语言也都支持，仿真的步骤和方法也都是一样的。

常用的软件有Model Sim和Quartus II。

Quartus II功能很强大！实际的工作经常用它，它提供了功能仿真和时序仿真两种方式，但是作为学习HDL 并不方便，因为它compile编译的时候很慢，对于复杂的逻辑更是要很长时间。

好的一点是，Quartus II编译后可以清楚的看到它使用了芯片的多少资源，各信号不同的延时等等。

另外，Quartus II编译后也可以调用第三方的仿真工具，如Model Sim进行仿真。

而Model Sim只完成逻辑功能的仿真，并不考虑具体使用什么器件，学习HDL或者设计逻辑的时候compile一次所用的时间很短，便于调试找出逻辑的错误。

所以初学仿真推荐使用Model Sim。

本文也只讲下用Model Sim仿真逻辑的方法。

以下部分基本是参照软件帮助简写的，只是原来是英文的而且说的比较繁琐一些，也更详细内容更多。

详见Model Sim菜单Help--SE PDF Documentation--tutorial。

仿真有两种方法。

一种是Basic Simulation，就是直接建立库，然后编译源文件。

另一种是通过建立Project来仿真，建立Project时软件会为它建立一个库，然后的仿真是一样的。

Basic Simulation的流程图如下下面详细写一个例子的步骤1. 建立库。

选择菜单File>New>Library。

建立新库就选a new library and a mapping to it，library name 和library physical name 都填work（当然其它名也行）。