modelsim和NCverilog的区别

VHDL仿真,Verilog HDL仿真入门--ModelSim使用简介学硬件描述语言当然得实践，就得用软件仿真。

入门其实就是讲下仿真软件怎么用，是很简单的一件事，但是对于刚学的人来说可能有点无从下手。

我之前就有点迷茫，所以写这个入门当自己的笔记，也希望能给自学的新手有所帮助。

仿真VHDL和V erilog HDL并没有什么区别，一般的软件两种语言也都支持，仿真的步骤和方法也都是一样的。

常用的软件有Model Sim和Quartus II。

Quartus II功能很强大！实际的工作经常用它，它提供了功能仿真和时序仿真两种方式，但是作为学习HDL 并不方便，因为它compile编译的时候很慢，对于复杂的逻辑更是要很长时间。

好的一点是，Quartus II 编译后可以清楚的看到它使用了芯片的多少资源，各信号不同的延时等等。

另外，Quartus II编译后也可以调用第三方的仿真工具，如Model Sim进行仿真。

而Model Sim只完成逻辑功能的仿真，并不考虑具体使用什么器件，学习HDL或者设计逻辑的时候compile 一次所用的时间很短，便于调试找出逻辑的错误。

所以初学仿真推荐使用Model Sim。

本文也只讲下用Model Sim仿真逻辑的方法。

以下部分基本是参照软件帮助简写的，只是原来是英文的而且说的比较繁琐一些，也更详细内容更多。

详见Model Sim菜单Help--SE PDF Documentation--tutorial。

仿真有两种方法。

一种是Basic Simulation，就是直接建立库，然后编译源文件。

另一种是通过建立Project 来仿真，建立Project时软件会为它建立一个库，然后的仿真是一样的。

Basic Simulation的流程图如下下面详细写一个例子的步骤1. 建立库。

选择菜单File>New>Library。

建立新库就选a new library and a mapping to it，library name 和library physical name 都填work（当然其它名也行）。

Ncverilog命令使用详解NCVerilog是一种用于模拟、调试和分析Verilog和SystemVerilog 代码的命令行工具。

以下是对NCVerilog命令使用的详细解释。

1. `ncverilog`命令：启动NCVerilog编译器。

语法如下：```ncverilog [options] <file_list>```- `options`：附加的编译选项，例如`-sv`表示编译SystemVerilog 代码。

- `file_list`：包含要编译的源文件的列表。

2. `+access+r`选项：允许模拟工具读取源代码中的注释。

这对于调试和分析时非常有用。

3. `+define+<macro>`选项：定义一个宏。

这可以用于在模拟期间改变代码的行为。

例如：```+define+DEBUG```4. `+incdir+<dir>`选项：指定包含库文件的目录。

这对于使用外部库或模块时非常有用。

5. `+define+<macro>={value}`选项：为宏指定一个值。

例如：```+define+WIDTH=8```6. `+libext+<ext>`选项：指定库文件的扩展名。

可以用于指定Verilog或SystemVerilog库文件的不同扩展名。

``````8. `+vcs`选项：指定使用VCS编译器的系统Verilog代码。

这对于一些特定的系统Verilog代码可能是必需的。

9. `-y <dir>`选项：指定一个目录，其中包含其他用户定义的Verilog或SystemVerilog库文件。

10. `-v <file>`选项：指定一个要编译的单独的库文件。

11. `-f <file>`选项：指定一个包含文件列表的文件。

这可以用于指定要编译的多个源文件。

12. `-fsmdebug`选项：在编译期间为FSM（有限状态机）创建调试信息。

Ncverilog 使用在NC自带的帮助Cadence NC-Verilog Simulator Help中都可以找到。

以下整理自网络，有点乱 :(ncverilog是shell版的，nclaunch是以图形界面为基础的，二者调用相同内核；ncverilog的执行有三步模式和单步模式，在nclaunch中对应multiple step和single step ncverilog的三步模式为：ncvlog(编译) ncelab(建立snapshot文件) ncsim(对snapshot文件进行仿真)基于shell的ncverilog操作(尤其是单步模式)更适合于大批量操作ncverilog的波形查看配套软件是simvision，其中包含原理图、波形、信号流等查看方式三命令模式：>ncvlog -f run.f>ncelab tb -access wrc>ncsim tb -gui第一个命令中，run.f是整个的RTL代码的列表，值得注意的是，我们需要把tb文件放在首位，这样可以避免出现提示timescale的错误注意：ncvlog执行以后将产生一个名为INCA_libs的目录和一个名为worklib的目录第二个命令中，access选项是确定读取文件的权限。

其中的tb是你的tb文件内的模块名字。

注意：ncelab要选择tb文件的module，会在snapshot文件夹下生成snapshot的module文件第三个命令中，gui选项是加上图形界面在这种模式下仿真，是用“ - ”的。

而下边要说的ncverilog是采用“ +”的三命令模式下GUI界面较好用，其对应的命令会在console window中显示注意：选择snapshot文件夹下生成的module文件进行仿真单命令模式：>ncverilog +access+wrc rtl +gui在这里，各参数与三命令模式相同。

注意“ + ”通常都使用单命令模式来跑仿真，但要配置好一些文件单命令模式下文件的配置：目录下有源文件、测试台文件、file、run四个文件在linux下执行source run后再执行simvision来查看run文件内容: ncverilog +access+rw -f filefile文件内容: cnt_tb.v(注意把tb文件放在前)cnt.vtb文件中应该包含:initialbegin$shm_open("wave.shm"); //打开波形保存文件wave.shm$shm_probe(cnt_tb,"AS"); //设置探针endA -- signals of the specific scope 为当前层信号设置探针S -- Ports of the specified scope and below, excluding library cellsC -- Ports of the specified scope and below, including library cellsAS -- Signals of the specified scope and below, excluding library cells 为当前层以以下层信号都设置探针，这是最常用的设置方法AC -- Signals of the specified scope and below, including library cells还有一个 M ,表示当前scope的memories, 可以跟上面的结合使用, "AM" "AMS" "AMC"什么都不加表示当前scope的ports;$shm_close //关闭数据库查看结果时可以在source schemic wave register四个窗口同时查看保存波形信号的方法：1.SHM数据库可以记录在设计仿真过程中信号的变化. 它只在probes有效的时间内记录你setprobe on的信号的变化.2.VCD数据库也可以记录在设计仿真过程中信号的变化. 它只记录你选择的信号的变化.$dumpfile("filename"); //打开数据库$dumpvars; //depth = all scope = all$dumpvars(0); //depth = all scope = current$dumpvars(1, top.u1); //depth = 1 scope = top.u1$dumpoff //暂停记录数据改变,信号变化不写入库文件中$dumpon //重新恢复记录3.Debussy fsdb数据库也可以记录信号的变化,它的优势是可以跟debussy结合,方便调试.如果要在ncverilog仿真时,记录信号, 首先要设置debussy:a. setenv LD_LIBRARY_PATH :$LD_LIBRARY_PATH(path for debpli.so file(/share/PLI/nc_xl//nc_loadpli1))b. while invoking ncverilog use the +ncloadpli1 option. ncverilog -f run.f +debug+ncloadpli1=debpli:deb_PLIPtrfsdb数据库文件的记录方法,是使用$fsdbDumpfile和$fsdbDumpvars系统函数,使用方法参见VCD注意: 在用ncverilog的时候,为了正确地记录波形,要使用参数: "+access+rw", 否则没有读写权限产生FSDB波形文件的若干技巧：/bbs/viewthread.php?tid=2539&;extra=page%3D1下载：/bbs/viewthread.php?tid=3357&;extra=page%3D1ncverilog编译的顺序: ncverilog file1 file2 ....有时候这些文件存在依存关系,如在file2中要用到在file1中定义的变量,这时候就要注意其编译的顺序是从后到前,就先编译file2然后才是file2.,信号的强制赋值force:首先, force语句只能在过程语句中出现,即要在initial 或者 always 中间. 去除force 用release 语句.;initial begin force sig1 = 1'b1; ... ; release sig1; end, force可以对wire赋值,这时整个net都被赋值; 也可以对reg赋值.Verilog和Ncverilog命令使用库文件或库目录ex). ncverilog -f run.f -v lib/lib.v -y lib2 +libext+.v //一般编译文件在run.f中, 库文件在lib.v中,lib2目录中的.v文件系统自动搜索，使用库文件或库目录,只编译需要的模块而不必全部编译Q：我的files里面只有一个help文件夹,里面是一个叫ncprotect文件,没有你所说的hdl.var文件啊A：1、NC-VERILOG在创建工程时会生成两个文件：cds.lib和hdl.var。

modelsim工程后缀Modelsim是一种常用的硬件描述语言仿真软件，它可以模拟数字电路制作的过程。

在使用Modelsim进行工程制作时，为了便于管理和使用，每个工程都会有一个特定的后缀名。

那么，这些工程后缀名有哪些呢？首先，我们需要知道，在使用Modelsim时，一个设计文件会有多个文件组成，包括vhdl文件、verilog文件、testbench文件以及某些外部库文件等。

这些文件需要被综合和仿真，才能进行后面的设计工作。

因此，我们需要对这些文件进行整合，并将它们存储在一个文件夹中，我们称之为Modelsim工程。

Modelsim的工程后缀比较多，根据不同的功能和版本，可能会有所不同。

在Modelsim中，常用的工程后缀名包括:1. .mpf：这是Modelsim 6.0及以下版本所支持的工程后缀名，它是一种简单的工程格式，可以保存整个工程的信息。

2. .msim：这是Modelsim 6.1及以上版本所支持的工程后缀名。

与.mpf相比，它所包含的信息更加详细，能够保存整个工程的设计和仿真流程，更加方便工程管理。

3. .do ：这是Modelsim的脚本文件，也是一种工程后缀名，它可以将常用的命令保存在一个文本文件中，方便用户进行快速调用。

在.do文件中可以定义仿真参数、lib库路径、编译选项等。

这种工程后缀名同时也可以用来控制仿真输出结果的显示，化繁为简，提高仿真效率。

4. .ini：这是Modelsim的引导文件，它定义了Modelsim的工作环境、显示格式和仿真选项等。

在工程中使用.ini后缀名，则为一个工程定义了一个特定的工作环境，使工程能够保存自己的仿真选项。

通过上述介绍我们可以看到，针对不同的应用场合和版本，Modelsim工程后缀名的应用也不尽相同。

选择适合自己应用场合的工程后缀名，是Modelsim工程设计的重要一步。

篇一：modelsim仿真小结modelsim仿真小结modelsim的基本仿真流程大致分以下几个步骤：建库、编译工程、前后仿真、调试等。

modelsim 仿真既可以在modelsim界面操作，也可以用do文件实现，这里结合学习的教程、网上看到的资料，和实际遇到的一些问题，分别做一整理小结。

1. 建库建库包括altera 库和xilinx库，同时都包括verilog和vhdl。

这里只建了verilog库，vhdl和verilog步骤相同。

对于altera库主要包括lpm元件库、mega_function库atera_mf、altera原语库altera_primitive和各器件系列模型库。

前三种是调用altera模块的必备库，第四种是进行综合后功能仿真和布线后时序仿真需要的库，和器件系列有关，只选对应系列即可。

altera库创建和编译步骤如下：a) 在modelsim安装目录下新建文件夹，命名altera_lib，以存放编译后的库文件，可以在altera_lib 下新建verilog和vhdl两个子文件夹，分别存放verilog和vhdl库。

b) 打开modelsim，新建library，file -&gt;new-&gt;library ..c) 如下图，创建lpm库，路径e:\modeltech_10.1a\altera_lib\verilog\lpm到此，lpm库建立完毕。

e) 同理，建立altera_mf库添加 altera_mf.v ，建立primitive库添加altera_primitive.v建立各系列的模型库，命名可用系列名加_ver“xxx_ver”，也可随意吧，添加各系列的xxx_atoms.v。

这里，也可以把以上库放在一个文件夹，这样做简单，一次就搞定，分开也就是条理清楚，没人去看，所以没必要。

f) 修改modelsim.ini文件，为的是让modelsim能自动map到已经编译的这些库上。

仿真工具ModelSim简介Mentor公司的ModelSim是业界最优秀的HDL语言仿真软件，它能提供友好的仿真环境，是业界唯一的单内核支持VHDL和Verilog混合仿真的仿真器。

它采用直接优化的编译技术、Tcl/Tk技术、和单一内核仿真技术，编译仿真速度快，编译的代码与平台无关，便于保护IP核，个性化的图形界面和用户接口，为用户加快调错提供强有力的手段，是FPGA/ASIC设计的首选仿真软件。

主要特点是：RTL和门级优化，本地编译结构，编译仿真速度快，跨平台跨版本仿真；单内核VHDL和Verilog混合仿真；源代码模版和助手，项目管理；集成了性能分析、波形比较、代码覆盖、数据流ChaseX、Signal Spy、虚拟对象Virtual Object、Memory窗口、Assertion窗口、源码窗口显示信号值、信号条件断点等众多调试功能；C和Tcl/Tk接口，C调试；对SystemC的直接支持，和HDL任意混合；支持SystemVerilog的设计功能；对系统级描述语言的最全面支持，SystemVerilog，SystemC，PSL；ASIC Sign off。

可以单独或同时进行行为（behavioral）、RTL级、和门级（gate-level）的代码。

严格来讲，FPGA设计验证包括功能仿真、时序仿真和电路验证，它们分别对应整个开发流程的每一个步骤。

仿真是指使用设计软件包对已实现的设计进行完整的测试，并模拟实际物理环境下的工作情况。

功能仿真是指仅对逻辑功能进行模拟测试，以了解其实现的功能是否满足原设计的要求，仿真过程没有加入时序信息，不涉及具体器件的硬件特性，如延时特性等，因此又叫前仿真，它是对HDL硬件描述语言的功能实现情况进行仿真，以确保HDL语言描述能够满足设计者的最初意图。

时序仿真则是在HDL可以满足设计者功能要求的基础上，在布局布线后，提取有关的器件延迟、连线延时等时序参数信息，并在此基础上进行的仿真，也成为后仿真，它是接近于器件真实运行状态的一种仿真。

Modelsim 仿真方法总结Modeling 仿真工具是Model公司开发的。

它支持Verilog、VHDL以及他们的混合仿真.Modelsim各版本的使用方法大体一致，Modelsim仿真主要分为前仿真和后仿真。

下面来具体介绍modelsim的仿真方法,涉及quartus—modelsim联合（使用）仿真的差异会特别提示。

前仿真与后仿真说明1。

1 前仿真前仿真也称为功能仿真、行为仿真.旨在验证电路的功能是否符合设计要求，其特点是不考虑延迟（包括门延迟与线延迟），主要验证电路与理想情况是否一致。

前仿真需要用到RTL级代码(由源代码经过综合后产生)与Testbench。

1。

2）后仿真后仿真也称为时序仿真或者布局布线仿真。

是指在电路已经映射到特定的工艺环境以后,综合考虑门延迟与线延迟的影响，验证电路在一定的时序条件下是否存在时序违规以及能否满足设计构想的过程。

需要用到的文件是——从布局布线结果中抽象出来的门级网表、testbench和后缀名为sdo或者sdf的标准时延文件。

注：扩展名为sdo和sdf的标准时延文件包含门延迟与实际布线延迟，能较好的反应芯片的实际工作情况。

二）modelsim仿真主要有以下几个步骤：（1）建立库并映射库到物理目录；（2）编译源代码（包括Testbench)；（3)执行仿真；解释：①库:modelsim中有两类仿真库.一种是工作库，默认名为work；另一种是资源库。

Work库中存放当前工程下所有已经编译过的文件，所以编译前一定要建立一个work 库.资源库存放work库中已经编译文件所要调用的资源,这样的资源可能有很多，它们被存放在不同的资源库内。

（例如要想对综合在cyclone芯片中的设计做后仿真，就需要有一个名为cyclone_ver的资源库.）映射库用于将已经预编译好的文件所在目录映射为一个modelsim可识别的库。

（此即是为仿真库建立一个逻辑映像的行为过程,后面会提到，在modelsim中新建库时，create a new library and a logical mapping to it或a map to an existing libraryd的提示) 上述三个步骤是大的框架,前仿真和后仿真均是按照这个框架进行的，建立modelsim工程对前后仿真来说都不是必须的.下面分别介绍每一步的操作。