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NC仿古油漆工艺流程一．白身的破坏处理白身的破坏处理工艺中一般有：敲打碰撞痕迹，挫刀痕，戳刀痕，蚯蚓痕，磨损痕，虫蛀痕，污染痕等等。
跟据产品或客户的要求做不同的破坏效果。
使其达到给人以久用后破旧的感觉。
要求破坏的程度要合理，协调，有一定的随意性。
（此工绪前必须将所有的钉孔和缺陷修补良好，不可遗留到后面的工绪）二．素修在白身本身木材存在色差的时候，我们人为的跟据产品面色来调配合适的修色使其基本达到一致。
便于后面的工绪顺利进行。
有的需要修红、有的需要修绿。
三．底色跟据产品面色和效果来定位底色的道数。
一般最多不会多过三道底色。
每道底色的颜色不能一样，这样做出来才会有层次感。
对于面色闪色的产品我们需要在底色里加上适量的珍珠粉。
喷手在喷底色的过程中一定要均匀喷湿，一定不能有流色的现象。
做到全面，不能有露白或喷不到位的现象。
每一道底色一定要严格参照分段色板。
第一道底色喷后稍待干后再喷第二道底色，不能有开花的现象。
四．第一道底漆此道底漆要求其浓度不能太高，一般在13秒到15秒为宜。
特别情况下做特别调整。
喷漆过程中要全面均匀喷湿即可。
对于端头或个别砂光不良的部位可适量加喷。
五．砂光第一道底漆完全待干后，用240＃砂纸进行全面砂光。
砂光过程中切忌不能将底色砂穿，顺木纹进行。
基本光滑就好。
六．擦仿古漆（仿古漆）将调配好的仿古漆用毛刷刷于产品整个表面，所有的沟槽和雕花部位不可有露白再象。
然后用杂碎布擦试干净，表面只留取少许仿古漆即可。
再用毛刷排顺均匀，不要有毛刷印。
然后用纲丝绒拉出明暗效果，在做明暗效果的时候要做的协调，随意。
不要做的太有规则。
注意发黑的部位用纲丝绒清理干净。
完成后检查是否有露白的现象。
注意破坏处理的地方要做到格丽斯，不可露白。
七．第一道底漆针对做全封闭的产品一般要求底漆浓度在18秒左右，均匀喷湿于产品所有表面。
不要流油，喷涂到位，产品的主要正面需适量加喷。
针对于做开放和半开放的产品而言，底漆浓度要求在13秒到15秒为适宜，均匀喷湿产品表面一遍即可。
COMPOSER - CADENCE 逻辑图输入这个工具主要针对中小规模的ASIC以及MCU电路的逻辑设计,大的东西可能需要综合了。
虽然现在电路越设计越大，有人言必称SYNOPSYS，但只要仔细到市场上端详一下，其实相当大部分真正火暴卖钱的东西还是用CADENCE的COMPOSER加VIRTUOSO加VERILOG—XL加DRACULA流程做的。
原因很简单，客户可不买你什么流程的帐，什么便宜性能又好就买什么。
备用PC上的工具：WORKVIEW OFFICEDC - SYNOPSYS 逻辑综合这个不用说了，最经典的。
但老实说在我们现在的设计流程里用得还不多，最关键问题还是一个市场切入问题。
备用工作站上的工具：AMBIT，这个工具其实很不错，它和SE都是CADENCE出的，联合起来用的优势就很明显了。
PC上用的备用工具可以选NT版的SYNOPSYS，SYNPILIFY也不错，但主要是用做FPGA综合的。
其实最终你拿到的库有时最能说明问题，它不支持某工具，转换？急吧。
VIRTUOSO - CADENCE 版图设计这个大家比较熟了，但个人还是喜欢用PC上的TANNER。
原因是层与层之间的覆盖关系用调色的模式显示出来比直接覆盖显示就是舒服。
可惜人家老大，国产的《熊猫》也学了这个模式。
倒是以前有个COMPASS，比较好用，可惜现在不知哪去了。
SE - CADENCE 自动布局布线有了它，很多手工版图的活儿就可以不用做的，实在是一大进步。
可惜残酷市场上如果规模不大的东西人家手画的东西比你自动布的小40%，麻烦就大了。
APOLLO用的人还不是很多吧。
PC上的TANNER 据说也能做，针对线宽比较粗，规模不太大的设计。
VERILOG—XL - CADENCE 逻辑仿真VERILOG就是CADENCE的发明，我们的版本比较老，现在该工具是不是停止开发了？CADENCE 新推都叫NC-VERILOG。
SYNOPSYS的VCS是不是比NC强，反正两公司喊的挺凶，哪位对这个两个东西都比较了解，不妨对比一下。
四轴加工实例教程讲义讲授教师：_____ __2011年月日一、加工任务概述利用图1-1 所示的“福”字图片，通过Mastercam 的四轴加工功能得到笔筒造型。
具体步骤如下：1）把图片中的“福”字转化成Mastercam 可读入的Autodesk 格式，或利用Mastercam9.1 自带的功能，直接可以把图片格式转换成线条。
2）经过编辑后，得到我们加工笔筒所需要的线条图形，再把图形缠绕在直径为95mm 的圆筒上3）通过Mastercam 的四轴加工功能得到笔筒造型。
图1-1 未编辑前的福字为图片格式经过图片转换，再加上修饰花边，加工后即为如图1-2 效果。
图1-2 经过图片转换经过图片转换、、修饰后的加工效果二、工艺方案笔筒的加工工艺方案如表所示。
1)工艺设计笔筒的加工工艺方案笔筒毛坯如图1-3 所示，材质为铝镁合金5050。
在实际加工中，毛坯已没有夹持余量，不可能再用三爪夹持笔筒外圆的方法加工，但可设计一阶梯芯轴，用三爪夹持心轴，找正后，把笔筒套入芯轴，并用顶尖顶牢，由于实际加工过程中，切削力很小，笔筒内孔与芯轴之间为精密配合，顶尖顶牢后，预紧力完全满足加工切削力的要求。
装夹方案设计如图1-4 所示。
图1-3 笔筒毛坯半剖视图图1-4 笔筒加工示意图2）芯轴设计经测量，笔筒的内孔直径为φ80.01mm，故芯轴直径选用φ80h5 （0+0.015），最小间隙为0.01mm，最大间隙为0.025mm，可以满足装配加工要求。
芯轴设计方案如图1-5 所示。
图1-5 芯轴设计图形三、加工模型准备1）图片转换 Mastercam9.1 版本能针对图片加工，且开发了图片直接转换成线条的程序，具体操作方法如下：步骤 1 选择需要的图片：单击“MAIN MENE”→“File”→“Converters”→“Next menu”→“Rast2vec”，选择要选的图片“福字”，如图1-6 所示。
图1-6 利用Mastercam9.1 图片加工功能选择图片步骤 2 把原图形转换为黑白图形：单击“Linear Black/White conversion”→拖动调节按钮，改变图形颜色→单击“OK”按钮，如图1-7 所示。
Mentor公司PCB设计工具(DxDesigner及Expedition PCB)的设计体会Expedition的设计思想大部分硬件工程师，PCB设计使用最多的恐怕就是protel，因此在使用Expedition做PCB设计时不自觉的就会把两者设计思想进行比较，从本质上来讲，两者并无什么不同，都是符号，封装，互连关系，但是在具体形式上，Expedition比起Protel要更为细致。
Protel在设计时只需要两个库：符号库及封装库，原理图设计时在元件的属性中进行两者的对应，然后生成网表文件，就可以带入到PCB中进行布局布线,如图1所示。
与此不同，Expedition中引入了中心库(Central library)的概念，符号(Symbol)与封装(Cell)的对应是在中心库中完成，形成器件(Part)。
可以说，中心库是整个设计的基础，从焊盘定义，封装制作、符号与封装的对应，都在中心库中完成。
在进行原理图设计时，可以从中心库中调符号，当然也可以自己建立本地符号库，但是在进行编译之前，要用中心库中的符号代替自己建立的符号，并在符号的属性中指定与中心库中Part的对应关系，同时指定中心库路径，这样才可以完成编译，进入下一步PCB的流程(图2)。
前端输入工具DxDesigner我购置的Mentor软件的前端管理工具是DxDesigner。
由于我们手中没有现成的中心库可用，时间又比较紧张，在设计之初，我们采用的是两个人分头进行的设计方法：一个人负责建立符号库及原理图设计，另一个人则负责作封装库，到基本完成后再整合在一起。
原理图设计工具是viewdraw，在viewdraw的环境中也可以编辑制作符号，符号(symbol)创建有导航，在编辑时比较方便，也可以用VHDL或Verilog语言作为输入源，由于现在器件公司网站上一般都会提供语言的描述，所以有时候会比较快，但是用这种方式做出来的符号往往管脚排列不规则，需要改动，有时并不比手动输入时方便多少；元器件的属性种类比较丰富，但常用的基本属性就几个，只要填写正确一般也不会出大问题；他的路径设定比较麻烦，若想把在别的机器上的设计拷过来，必须先进行归档(Archive)操作，把库、设计数据进行打包，这样的工程才能在新的机器上打开；原理图编辑功能也都大同小异，总的感觉，它的原理图输入工具没什么优势可言，输入的方便性及直观性都比较一般。
Cadence IC设计实验实验六 NC-Verilog Simulator实验实验目的：NC_verilog仿真器的使用，包括编译、运行和仿真。
预备工作：cp /eva01/cdsmgr/ training_IC_data/NCVlog_5_0.tarZ .tar -vxfZ NCVlog_5_0.tarZLab1。
运行一个简单的Verilog设计[1]、设置设计环境1．cd NCVlog_5_0/lab1-mux这个目录包含了用来描述一个多路选择器和其测试平台的verilog 模块。
以下是mux_test.v模块内功能模块的端口框图。
建议：如果有时间，你最好看一看各模块（module）的Verilog代码！2．创建cds.lib文件，vi cds.lib（回车）按小写”i”切换到编辑模式，在其中写入：Define lab1muxlib ./lab1-mux.lib有关vi的编辑命令，请参阅相关资料。
如”Esc”键切换到命令状态，在命令状态下，”x”是删除当前字符，”a”是在当前光标后写入，”:wq”是存盘退出，”:!q”是不保存退出。
存盘退出3．创建（库）文件夹（即目录）：mkdir lab1-mux.lib (回车)4．类似步骤1，创建hdl.var文件，在其中写入：Define WORK lab1muxlib存盘退出5．查看verilog源文件。
mux.v是2选1多路选择器MUX2_1 的门级建模源文件，mux_test.v是mux.v的测试台，包含了输入激励信号和监控程序运行的任务语句。
[2]、编译源文件（ncvlog命令）：当前目录应为。
/你的学号/NCVlog_5_0/lab1-mux。
1．ncvlog mux.v –messages ，这条指令是编译mux.v。
2．vi hdl.var打开hdl.var文件，在其中添加：Define NCVLOGOPTS –messages 存盘退出注：用NCVLOGOPTS变量定义常用的ncvlog命令行操作，从而避免每次都敲入同样的命令行。
EDA复习资料《EDA技术基础》题库及参考答案（试用版）目录一、填空题 (I)二、单选题 (4)三、简答题 (10)四、应用题 (11)五、上机实验题 (15)一、填空题1．现代电子技术经历了CAD 、CAE 和EDA 三个主要的发展阶段。
2．EDA技术包括大规模可编程器件、硬件描述语言HDL 、EDA工具软件和实验开发系统四大要素。
3．EDA的设计输入主要包括文本输入方式、图形输入方式和波形输入方式三种形式。
4．目前已经成为IEEE标准、应用最为广泛的硬件描述语言有VHDL 和Verilog HDL 。
仿真是一种对所设计电路进行间接检测的方法，包括_ 功能仿真和_ 时序仿真。
5．层次化设计是将一个大的设计项目分解为若干个子项目或若干个层次来完成的。
先从底层的电路设计开始，然后在___高层次___的设计中逐级调用低层次的设计结果，直至实现系统电路的设计。
6．用HDL设计的电路，既可以被高层次的系统调用，成为系统的一部分，也可以作为一个电路的功能块独立存在和独立运行____。
7．可编程逻辑器件从结构上可分为乘积项结构器件和查找表结构器件。
8．PLD（FPGA、CLPD）种类繁多，特点各异。
共同之处包括的三大部分是逻辑块阵列、输入/输出块和互连资源。
9．FPGA两类配置下载方式是主动配置方式和被动配置方式。
10．Quartus II是EDA器件制造商Ａltera公司自己开发的___EDA工具___软件。
11．Quartus II工具软件安装成功后、第一次运行前，还必授权。
12．Q uartus II支持原理图、__文本和波形等不同的编辑方式。
13．在Quartus II集成环境下，设计文件不能直接保存在计算机磁盘根目录中，因此设计者在进入设计之前，应当在磁盘根目录中建立保存设计文件的工程目录（文件夹）。
14．在Quartus II集成环境下执行原理图输入设计法，应选择___模块/原理图文件(Block Diagram/Schematic File ).__方法，设计文件的扩展名是__ .bdf_______。
Ncverilog 使用在NC自带的帮助Cadence NC-Verilog Simulator Help中都可以找到。
以下整理自网络，有点乱 :(ncverilog是shell版的，nclaunch是以图形界面为基础的，二者调用相同内核；ncverilog的执行有三步模式和单步模式，在nclaunch中对应multiple step和single step ncverilog的三步模式为：ncvlog(编译) ncelab(建立snapshot文件) ncsim(对snapshot文件进行仿真)基于shell的ncverilog操作(尤其是单步模式)更适合于大批量操作ncverilog的波形查看配套软件是simvision，其中包含原理图、波形、信号流等查看方式三命令模式：>ncvlog -f run.f>ncelab tb -access wrc>ncsim tb -gui第一个命令中，run.f是整个的RTL代码的列表，值得注意的是，我们需要把tb文件放在首位，这样可以避免出现提示timescale的错误注意：ncvlog执行以后将产生一个名为INCA_libs的目录和一个名为worklib的目录第二个命令中，access选项是确定读取文件的权限。
其中的tb是你的tb文件内的模块名字。
注意：ncelab要选择tb文件的module，会在snapshot文件夹下生成snapshot的module文件第三个命令中，gui选项是加上图形界面在这种模式下仿真，是用“ - ”的。
而下边要说的ncverilog是采用“ +”的三命令模式下GUI界面较好用，其对应的命令会在console window中显示注意：选择snapshot文件夹下生成的module文件进行仿真单命令模式：>ncverilog +access+wrc rtl +gui在这里，各参数与三命令模式相同。
注意“ + ”通常都使用单命令模式来跑仿真，但要配置好一些文件单命令模式下文件的配置：目录下有源文件、测试台文件、file、run四个文件在linux下执行source run后再执行simvision来查看run文件内容: ncverilog +access+rw -f filefile文件内容: cnt_tb.v(注意把tb文件放在前)cnt.vtb文件中应该包含:initialbegin$shm_open("wave.shm"); //打开波形保存文件wave.shm$shm_probe(cnt_tb,"AS"); //设置探针endA -- signals of the specific scope 为当前层信号设置探针S -- Ports of the specified scope and below, excluding library cellsC -- Ports of the specified scope and below, including library cellsAS -- Signals of the specified scope and below, excluding library cells 为当前层以以下层信号都设置探针，这是最常用的设置方法AC -- Signals of the specified scope and below, including library cells还有一个 M ,表示当前scope的memories, 可以跟上面的结合使用, "AM" "AMS" "AMC"什么都不加表示当前scope的ports;$shm_close //关闭数据库查看结果时可以在source schemic wave register四个窗口同时查看保存波形信号的方法：1.SHM数据库可以记录在设计仿真过程中信号的变化. 它只在probes有效的时间内记录你setprobe on的信号的变化.2.VCD数据库也可以记录在设计仿真过程中信号的变化. 它只记录你选择的信号的变化.$dumpfile("filename"); //打开数据库$dumpvars; //depth = all scope = all$dumpvars(0); //depth = all scope = current$dumpvars(1, top.u1); //depth = 1 scope = top.u1$dumpoff //暂停记录数据改变,信号变化不写入库文件中$dumpon //重新恢复记录3.Debussy fsdb数据库也可以记录信号的变化,它的优势是可以跟debussy结合,方便调试.如果要在ncverilog仿真时,记录信号, 首先要设置debussy:a. setenv LD_LIBRARY_PATH :$LD_LIBRARY_PATH(path for debpli.so file(/share/PLI/nc_xl//nc_loadpli1))b. while invoking ncverilog use the +ncloadpli1 option. ncverilog -f run.f +debug+ncloadpli1=debpli:deb_PLIPtrfsdb数据库文件的记录方法,是使用$fsdbDumpfile和$fsdbDumpvars系统函数,使用方法参见VCD注意: 在用ncverilog的时候,为了正确地记录波形,要使用参数: "+access+rw", 否则没有读写权限产生FSDB波形文件的若干技巧：/bbs/viewthread.php?tid=2539&;extra=page%3D1下载：/bbs/viewthread.php?tid=3357&;extra=page%3D1ncverilog编译的顺序: ncverilog file1 file2 ....有时候这些文件存在依存关系,如在file2中要用到在file1中定义的变量,这时候就要注意其编译的顺序是从后到前,就先编译file2然后才是file2.,信号的强制赋值force:首先, force语句只能在过程语句中出现,即要在initial 或者 always 中间. 去除force 用release 语句.;initial begin force sig1 = 1'b1; ... ; release sig1; end, force可以对wire赋值,这时整个net都被赋值; 也可以对reg赋值.Verilog和Ncverilog命令使用库文件或库目录ex). ncverilog -f run.f -v lib/lib.v -y lib2 +libext+.v //一般编译文件在run.f中, 库文件在lib.v中,lib2目录中的.v文件系统自动搜索，使用库文件或库目录,只编译需要的模块而不必全部编译Q：我的files里面只有一个help文件夹,里面是一个叫ncprotect文件,没有你所说的hdl.var文件啊A：1、NC-VERILOG在创建工程时会生成两个文件：cds.lib和hdl.var。
