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数字电子技术基础第四章习题及参考答案第四章习题1．分析图4-1中所示的同步时序逻辑电路，要求：（1）写出驱动方程、输出方程、状态方程；（2）画出状态转换图，并说出电路功能。
CPY图4-12．由D触发器组成的时序逻辑电路如图4-2所示，在图中所示的CP脉冲及D作用下，画出Q0、Q1的波形。
设触发器的初始状态为Q0=0，Q1=0。
D图4-23．试分析图4-3所示同步时序逻辑电路，要求：写出驱动方程、状态方程，列出状态真值表，画出状态图。
CP图4-34．一同步时序逻辑电路如图4-4所示，设各触发器的起始状态均为0态。
（1）作出电路的状态转换表；（2）画出电路的状态图；（3）画出CP作用下Q0、Q1、Q2的波形图；（4）说明电路的逻辑功能。
图4-45．试画出如图4-5所示电路在CP波形作用下的输出波形Q1及Q0，并说明它的功能（假设初态Q0Q1=00）。
CPQ1Q0CP图4-56．分析如图4-6所示同步时序逻辑电路的功能，写出分析过程。
Y图4-67．分析图4-7所示电路的逻辑功能。
（1）写出驱动方程、状态方程；（2）作出状态转移表、状态转移图；（3）指出电路的逻辑功能，并说明能否自启动；（4）画出在时钟作用下的各触发器输出波形。
CP图4-78．时序逻辑电路分析。
电路如图4-8所示：（1）列出方程式、状态表；（2）画出状态图、时序图。
并说明电路的功能。
1C图4-89．试分析图4-9下面时序逻辑电路：（1）写出该电路的驱动方程，状态方程和输出方程；（2）画出Q1Q0的状态转换图；（3）根据状态图分析其功能；1B图4-910.分析如图4-10所示同步时序逻辑电路，具体要求：写出它的激励方程组、状态方程组和输出方程，画出状态图并描述功能。
1Z图4-1011．已知某同步时序逻辑电路如图4-11所示，试：（1）分析电路的状态转移图，并要求给出详细分析过程。
（2）电路逻辑功能是什么，能否自启动？（3）若计数脉冲f CP频率等于700Hz，从Q2端输出时的脉冲频率是多少?CP图4-1112．分析图4-12所示同步时序逻辑电路，写出它的激励方程组、状态方程组，并画出状态转换图。
自我测验题1．图T4.1所示为由或非门构成的基本SR锁存器，输入S、R的约束条件是。
A．SR=0B．SR=1C．S+R=0D．S+R=1QG22QRS图T4.1 图T4.22．图T4.2所示为由与非门组成的基本SR锁存器，为使锁存器处于“置1”状态，其RS⋅应为。
A．RS⋅=00C．RS⋅=10D．RS⋅=113．SR锁存器电路如图T4.3所示，已知X、Y波形，判断Q的波形应为A、B、C、D 中的。
假定锁存器的初始状态为0。
XYXYABCD不定不定（a）(b)图T4.34．有一T触发器，在T=1时，加上时钟脉冲，则触发器。
A．保持原态B．置0C．置1D．翻转5．假设JK触发器的现态Q n=0，要求Q n+1=0，则应使。
A．J=×，K=0B．J=0，K=×C．J=1，K=×D．J=K=16．电路如图T4.6所示。
实现AQQ nn+=+1的电路是。
4 时序逻辑电路习题解答63A AA AA ．B ．C ．D ．图T4.67．电路如图T4.7所示。
实现n n Q Q =+1的电路是 。
CPCPCPA ．B ．C ．D ．图T4.78．电路如图T4.8所示。
输出端Q 所得波形的频率为CP 信号二分频的电路为 。
1A ． B ． C ．D ．图T4.89．将D 触发器改造成T 所示电路中的虚线框内应是 。
TQ图T4.9A ．或非门B ．与非门C ．异或门D ．同或门 10．触发器异步输入端的作用是 。
A ．清0 B ．置1 C ．接收时钟脉冲 D ．清0或置1 11．米里型时序逻辑电路的输出是 。
A ．只与输入有关B ．只与电路当前状态有关C ．与输入和电路当前状态均有关D ．与输入和电路当前状态均无关12．摩尔型时序逻辑电路的输出是 。
A ．只与输入有关 B ．只与电路当前状态有关C ．与输入和电路当前状态均有关D ．与输入和电路当前状态均无关13．用n 只触发器组成计数器，其最大计数模为 。
第四章时序电路（Sequental Circuits ）4．3 同步时序电路4．3．1 mealy 和moore 模型mealy 和moore 是时序电路最主要的二形式。
mealy 时序电路模型moore 时序电路模型同步时序电路的记忆电路由触发器构成，存储与更新状态信息。
二组合逻辑模块对输入和触发器输出信息进行转换。
输入逻辑产生对触发器的激励，输出逻辑则产生所需输出。
OI OImealy 时序电路的输出是I 、S 的函数。
Moore 时序电路的输出仅是S 的函数。
4．3．2 时序电路的表述。
逻辑图，术语，状态图，符号状态表，代码状态表，激励表，激励方程，定时波形图。
时序电路状态机制中所用变量术语：输入变量：所有进入时序电路的外部变量。
输出变量：所有从时序电路发出的变量。
状态变量：触发器的输出，亦即时序电路的状态。
激励变量：触发器之输入。
因其“激励”触发器改变而得名。
激励变量就是触发器的J 、K 、R 、S 、D 、T 端，由输入组合逻辑对输入变量和状态变量逻辑运算产生。
状态变量是激励变量的函数。
状态：触发器的内容及输出。
时序电路的每个状态都必须是唯一的和不相互模糊。
时序电路的可能状态数 Y ＝2X （X ：触发器数）。
时序电路的当前态（PS:Present state ）、下态(NS: Next state)。
S t －1S tSt －1tClkt ＋1S t ＋1触发器所表示的时序电路状态只在时钟沿改变，所以以时钟沿分割状态。
现态（当前态）PS：在t时段的状态变量值。
下态（次态）NS：相对于t时段，时钟沿后t＋1时段的状态值。
例：简单状态表。
时序电路状态图（state diagram）用抽象符号表示状态及其转换情况。
mealy型时序状态表示：例：X:输入变量。
Y：输出变量。
A、B：表示不同状态。
X/Z：表示输入/输出。
Moore 型时序状态表示：例：JK 触发器moore 型状态图表示。
时序逻辑电路时序逻辑电路是数字电路中的一种重要设计方式，也是现代计算机和数字系统的核心组成部分之一。
它通过存储当前状态以及根据特定的输入信号进行状态转换来实现特定的功能。
在本文中，我们将详细介绍时序逻辑电路的工作原理、设计方法以及常见的应用场景。
工作原理时序逻辑电路的工作原理基于状态机理论。
状态机是指由一组状态和状态转移函数组成的抽象数学模型，用于描述系统在不同状态下的行为和转移关系。
在数字电路中，可以通过使用触发器、计数器等元件来实现状态机的功能。
在一个典型的时序逻辑电路中，状态转移发生在时钟信号的上升沿、下降沿或信号延迟后，也就是说状态转移的时机是由时钟信号控制的。
这种工作原理使时序逻辑电路具有高度的可控性和可预测性，可以确保状态转移的准确性和时序正确性。
设计方法时序逻辑电路的设计方法基本上可以分为两种类型：同步设计和异步设计。
同步设计是指以时钟信号为主导，采用同步触发器等元件实现状态机的转移。
异步设计则是指无时钟信号或者时钟信号不是主导的设计方式，采用异步触发器等元件实现状态机的转移。
在进行时序逻辑电路的设计时，需要根据具体的需求选择不同的设计方法，并合理选择元件、时钟信号频率等参数。
此外，在设计过程中同时要考虑到时序正确性、可靠性、功耗等因素，以确保设计出的电路能够满足实际应用中的需求。
应用场景由于时序逻辑电路具有高度的可控性和可预测性，以及快速的状态转移速度等特点，因此在数字电路中得到了广泛的应用。
以下是时序逻辑电路常见的应用场景：计数器计数器是一种常见的时序逻辑电路，可以通过状态机的方式来实现二进制、十进制或其他进制数的计数功能。
计数器在编码器、分频器、时序生成器等应用中得到了广泛的应用。
时序生成器时序生成器是指能够生成精确时序脉冲、时序信号的一类电路。
它可以通过使用状态机的方式来生成各种复杂的时序信号，并被应用于数字信号处理、通信、图像处理等领域。
控制器控制器是一种具有时序控制功能的电路，可以通过状态机的方式来实现对系统的控制和管理。
数字电路第四章答案【篇一：数字电路答案第四章时序逻辑电路2】p=1，输入信号d被封锁，锁存器的输出状态保持不变；当锁存命令cp=0，锁存器输出q?d，q=d；当锁存命令cp出现上升沿，输入信号d被封锁。
根据上述分析，画出锁存器输出q及 q的波形如习题4.3图（c）所示。
习题4.4 习题图4.4是作用于某主从jk触发器cp、j、k、 rd及 sd 端的信号波形图，试绘出q端的波形图。
解：主从jk触发器的 rd、且为低有效。
只有当rd?sd?1 sd端为异步清零和复位端，时，在cp下降沿的作用下，j、k决定输出q状态的变化。
q端的波形如习题4.4图所示。
习题4.5 习题4.5图（a）是由一个主从jk触发器及三个非门构成的“冲息电路”，习题4.5图（b）是时钟cp的波形，假定触发器及各个门的平均延迟时间都是10ns，试绘出输出f的波形。
cpf cp100ns10nsq（a）f30ns10ns（b）（c）习题4.5图解：由习题4.5图（a）所示的电路连接可知：sd?j?k?1，rd?f。
当rd?1时，在cp下降沿的作用下，且经过10 ns，状态q发生翻转，再经过30ns，f发生状态的改变，f?q。
rd?0时，经过10ns，状态q=0。
根据上述对电路功能的分析，得到q和f的波形如习题4.5图（c）所示。
习题4.6 习题4.6图（a）是一个1检出电路，图（b）是cp及j端的输入波形图，试绘出 rd端及q端的波形图（注：触发器是主从触发器，分析时序逻辑图时，要注意cp=1时主触发器的存储作用）。
cpj（a）qd（c）cp j（b）习题图解：分析习题4.6图（a）的电路连接：sd?1,k?0,rd?cp?q；分段分析习题4.6图（b）所示cp及j端信号波形。
（1）cp=1时，设q端初态为0，则rd?1。
j信号出现一次1信号，即一次变化的干扰，且k=0，此时q端状态不会改变；（2）cp下降沿到来，q端状态变为1，rd?cp，此时cp=0，异步清零信号无效；（3）cp出现上升沿，产生异步清零信号，使q由1变为0，在很短的时间里 rd又恢复到1；（4）同理，在第2个cp=1期间，由于j信号出现1信号，在cp下降沿以及上升沿到来后，电路q端和 rd端的变化与（2）、（3）过程的分析相同，其波形如习题4.6图（c）所示。
《数字逻辑与电路》复习题第一章数字逻辑基础（数制与编码）一、选择题1．以下代码中为无权码的为CD。
A. 8421BCD码B. 5421BCD码C.余三码D.格雷码2．以下代码中为恒权码的为AB 。
A.8421BCD码B. 5421BCD码C. 余三码D. 格雷码3．一位十六进制数可以用 C 位二进制数来表示。
A. １B. ２C. ４D. 164．十进制数25用8421BCD码表示为 B 。
A.10 101B.0010 0101C.100101D.101015．在一个8位的存储单元中，能够存储的最大无符号整数是CD 。
A.（256）10B.（127）10C.（FF）16D.（255）106．与十进制数（53.5）10等值的数或代码为ABCD 。
A. (0101 0011.0101)8421BCDB.(35.8)16C.(110101.1)2D.(65.4)87．与八进制数(47.3)8等值的数为：A B。
A.(100111.011)2B.(27.6)16C.(27.3 )16D. (100111.11)28.常用的BC D码有C D 。
A.奇偶校验码B.格雷码C.8421码D.余三码二、判断题（正确打√，错误的打×）1. 方波的占空比为0.5。
（√）2. 8421码1001比0001大。
（×）3. 数字电路中用“1”和“0”分别表示两种状态,二者无大小之分。
（√）4．格雷码具有任何相邻码只有一位码元不同的特性。
（√）5．八进制数（17）8比十进制数（17）10小。
（√）6．当传送十进制数5时，在8421奇校验码的校验位上值应为1。
（√）7．十进制数（9）10比十六进制数（9）16小。
（×）8．当8421奇校验码在传送十进制数（8）10时，在校验位上出现了1时，表明在传送过程中出现了错误。
（√）三、填空题1.数字信号的特点是在时间上和幅值上都是断续变化的，其高电平和低电平常用1和0来表示。
解：分析习题4.3图（a ）所示的锁存器逻辑图，当锁存命令CP =1，输入信号D 被封锁，锁存器的输出状态保持不变；当锁存命令CP =0，锁存器输出D Q =，Q=D ；当锁存命令CP 出现上升沿，输入信号D 被封锁。
根据上述分析，画出锁存器输出Q 及Q 的波形如习题4.3图（c ）所示。
习题4.4 习题图4.4是作用于某主从JK 触发器CP 、J 、K 、R D 及S D 端的信号波形图，试绘出Q 端的波形图。
解：主从JK 触发器的R D 、S D 端为异步清零和复位端，且为低有效。
只有当1==D D S R 时，在CP 下降沿的作用下，J 、K 决定输出Q 状态的变化。
Q 端的波形如习题4.4图所示。
习题4.5 习题4.5图（a ）是由一个主从JK 触发器及三个非门构成的“冲息电路”， 习题4.5图（b ）是时钟CP 的波形，假定触发器及各个门的平均延迟时间都是10ns ，试绘出输出F 的波形。
解：由习题4.5图（a ）所示的电路连接可知：1D ===K J S ，F R =D 。
当1D =R 时，在CP 下降沿的作用下，且经过10 ns ，状态Q 发生翻转，再经过30ns ，F 发生状态的改变，Q F =。
0D =R 时，经过10ns ，状态Q =0。
根据上述对电路功能的分析，得到Q 和F 的波形如习题4.5图（c ）所示。
习题4.6 习题4.6图（a ）是一个1检出电路，图（b ）是CP 及J 端的输入波形图，试绘出R D 端及Q 端的波形图（注：触发器是主从触发器，分析时序逻辑图时，要注意CP =1时主触发器的存储作用）。
解：分析习题4.6图（a ）的电路连接：Q CP R K S ⋅===D D ,0,1；分段分析习题习题4.6图（a ）（b ）CP J（c ）CP JQR D（a ）（b ） 100nsCP习题4.5图10ns100nsCPQF（c ）F 10ns30ns30ns4.6图（b ）所示CP 及J 端信号波形。
