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第五章时序逻辑电路前面介绍的组合逻辑电路无记忆功能。
而时序逻辑电路的输出状态不仅取决于当时的输入信号，而且与电路原来的状态有关，或者说与电路以前的输入状态有关，具有记忆功能。
触发器是时序逻辑电路的基本单元。
本章讨论的内容为时序逻辑电路的分析方法、寄存器和计数器的原理及应用。
第一节时序逻辑电路的分析一、概述1、时序逻辑电路的组成时序逻辑电路由组合逻辑电路和存储电路两部分组成，结构框图如图5-1所示。
图中外部输入信号用X（x1，x2，…，x n）表示；电路的输出信号用Y（y1，y，…，y m）表示；存储电路的输入信号用Z（z1，z2，…，z k）表示；存储电2路的输出信号和组合逻辑电路的内部输入信号用Q（q1，q2，…，q j）表示。
图5-1 时序逻辑电路的结构框图可见，为了实现时序逻辑电路的逻辑功能，电路中必须包含存储电路，而且存储电路的输出还必须反馈到输入端，与外部输入信号一起决定电路的输出状态。
存储电路通常由触发器组成。
2、时序逻辑电路逻辑功能的描述方法用于描述触发器逻辑功能的各种方法，一般也适用于描述时序逻辑电路的逻辑功能，主要有以下几种。
（1）逻辑表达式图5-1中的几种信号之间的逻辑关系可用下列逻辑表达式来描述：Y =F(X，Q n)Z =G(X，Q n)Q n+1=H(Z，Q n)它们依次为输出方程、状态方程和存储电路的驱动方程。
由逻辑表达式可见电路的输出Y不仅与当时的输入X有关，而且与存储电路的状态Q n有关。
（2）状态转换真值表状态转换真值表反映了时序逻辑电路的输出Y、次态Q n+1与其输入X、现态Q n的对应关系，又称状态转换表。
状态转换表可由逻辑表达式获得。
（3）状态转换图状态转换图又称状态图，是状态转换表的图形表示，它反映了时序逻辑电路状态的转换与输入、输出取值的规律。
（4）波形图波形图又称为时序图，是电路在时钟脉冲序列CP的作用下，电路的状态、输出随时间变化的波形。
应用波形图，便于通过实验的方法检查时序逻辑电路的逻辑功能。
思考题与习题题解5-1填空题（1）组合逻辑电路任何时刻的输出信号，与该时刻的输入信号有关；与电路原来所处的状态无关；时序逻辑电路任何时刻的输出信号，与该时刻的输入信号有关；与信号作用前电路原来所处的状态有关。
（2）构成一异步2n进制加法计数器需要n 个触发器，一般将每个触发器接成计数或T’型触发器。
计数脉冲输入端相连，高位触发器的CP端与邻低位Q端相连。
（3）一个4位移位寄存器，经过 4 个时钟脉冲CP后，4位串行输入数码全部存入寄存器；再经过4个时钟脉冲CP后可串行输出4位数码。
（4）要组成模15计数器，至少需要采用 4 个触发器。
5-2判断题（1）异步时序电路的各级触发器类型不同。
（×）（2）把一个5进制计数器与一个10进制计数器串联可得到15进制计数器。
（×）（3）具有N个独立的状态，计满N个计数脉冲后，状态能进入循环的时序电路，称之模N计数器。
（√）（4）计数器的模是指构成计数器的触发器的个数。
（×）5-3单项选择题（1）下列电路中，不属于组合逻辑电路的是（D）。
A.编码器B.译码器C.数据选择器D.计数器（2）同步时序电路和异步时序电路比较，其差异在于后者( B)。
A.没有触发器B.没有统一的时钟脉冲控制C.没有稳定状态D.输出只与内部状态有关（3）在下列逻辑电路中，不是组合逻辑电路的有( D)。
A.译码器B.编码器C.全加器D.寄存器（4）某移位寄存器的时钟脉冲频率为完成该操作需要（B）时间。
100KHz，欲将存放在该寄存器中的数左移8位，A.10μSB.80μSC.100μSD.800ms（5）用二进制异步计数器从0做加法，计到十进制数178，则最少需要（C ）个触发器。
A.6B.7C.8D.10（6）某数字钟需要一个分频器将32768Hz的脉冲转换为1HZ的脉冲，欲构成此分频器至少需要（B）个触发器。
A.10B.15C.32D.32768（7）一位8421BCD 码计数器至少需要（B）个触发器。
时序逻辑电路一、选择题：1、相同计数器的异步计数器和同步计数器相比,一般情况下( )A. 驱动方程简单B. 使用触发器个数少C. 工作速度快D. 以上都不对2、n级触发器构成的环形计数器,其有效循环的状态数是( )A. n个B. 2个C. 4个D. 6个3、下图所示波形是一个( C )进制加法计数器的波形图。
试问它有( A )个无效状态。
A .2； B. 4 ； C. 6； D. 12CPQ1Q2Q34、设计计数器时应选用（）。
A．边沿触发器 B．基本触发器C．同步触发器 D．施密特触发器5、一块7490十进制计数器中,它含有的触发器个数是( )A. 4B. 2C. 1D. 66、n级触发器构成的扭环形计数器,其有效循环的状态数是( )A. 2n个B. n个C. 4个D. 6个7、时序逻辑电路中一定包含（）A.触发器B.组合逻辑电路C.移位寄存器D.译码器8、用n个触发器构成计数器，可得到的最大计数长度为（）A. 2n C.2n D.n9、有一个移位寄存器，高位在左，低位在右，欲将存放在其中的二进制数乘上(4)10,则应将该寄存器中的数（）A.右移二位B.左移一位C. 右移二位D.左移一位10、某时序逻辑电路的状态转换图如下，若输入序列X=1001时，设起始状态为S1，则输出序列Z=（）X/Z 0/11/0 S1 S2 0/01/1A. 0101 .1011 C11、、一位8421BCD码计数器至少需要（）个触发器A. 4B. 3C.512、利用中规模集成计数器构成任意进制计数器的方法有( ABC )A.复位法 B .预置数法 C .级联复位法 13、在移位寄存器中采用并行输出比串行输出 （ ）。
A.快B.慢C.一样快D.不确定14、用触发器设计一个24进制的计数器，至少需要( )个触发器。
A. 5 .4 C D. 315、在下列逻辑电路中，不是组合逻辑电路的有（ ）。
A. 寄存器B.编码器C.全加器D. 译码器 16、一个 4 位移位寄存器可以构成最长计数器的长度是（ ）。
一，特点结构分类学习指导：通过本知识点的学习，了解时序逻辑电路的结构，掌握组合逻辑电路与时序电路的区别及时序电路的分类方法。
某时刻的特定输出仅决定于该时刻的输入，而与电路原来的状态无关。
时序电路的特点数字逻辑电路按工作特点分为两大类：一类是组合逻辑电路，简称组合电路；另一类是时序逻辑电路，简称时序电路。
时序电路与组合电路的区别：如果一个电路，由触发器和组合电路组成，那么它就有能力把前一时刻输入信号作用的结果，记忆在触发器中。
这样，电路在某一给定时刻的输出不仅取决于该时刻电路的输入，而且还取决于该时刻电路的状态（触发器的状态）。
所谓时序就是电路的状态与时间顺序有密切关系，预定操作是按时间顺序逐个进行的时序电路的特点是电路在任一时刻的稳定输出，不仅取决于该时刻电路的输入，而且还与电路过去的输入有关，因此这种电路必须具有存储电路（绝大多数由触发器构成）保证记忆能力，以便保存电路过去的输入状态。
时序电路的结构时序电路的一般结构如图5-1所示,它由组合电路和存储电路两部分组成，图5-1中X(X1、X2、······X n) 代表输入信号，Z(Z1、Z2、······X m)代表输出信号，W(W1、W2、······W h )代表存储电路控制信号，Y(Y1、Y2、······Y k) 代表存储电路输出状态(时钟信号未标出)，这些信号之间的关系可以用下列三个方程(函数）表示：输出方程： Z（t n）= F[X（t n），Y（t n）] （5-1）状态方程： Y（t n+1）= G[W（t n），Y（t n）] （5-2）各触发器的输入端表达式.控制方程: W（t n）= H[X（t n），Y（t n）] （5-3）各方程中t n、t n+1表示相邻的两个离散时间Y（t n）一般表示存储电路(各触发器)输出现时的状态，简称现态，或原状态Y（t n+1）则描述存储电路下一个工作周期（来过一个时钟脉冲以后）的状态，简称次态、或新状态.∙时序电路的分类由输出方程可知，时序电路的现时输出Z（t n）决定于存储电路的现时状态Y（t n）及时序电路的现时输入X（t n）。
第五章时序逻辑电路第五章 触发器本章教学目的、要求：1. 掌握各种触发器的逻辑功能和工作原理。
2. 熟悉各种触发器的电路结构及动作特点。
3. 了解不同功能触发器之间的相互转换。
重点：触发器的逻辑功能和动作特点。
难点：触发器的不同电路结构及各自的动作特点。
第一节 概 述触发器:(Flip-Flop)能存储一位二进制信号的基本单元。
用FF 表示。
特点：1．具有两个能自行保持的稳定状态，用来表示逻辑状态的0和1，或二进制数的0和1。
2．根据不同的输入信号可以置成 1 或 0 状态。
根据电路结构不同分为：基本RS 触发器、同步RS 触发器、主从触发器、边沿触发器。
按逻辑功能分：RSFF 、DFF 、JKFF 、TFF 等。
3．根据存储数据的原理不同分为：静态触发器和动态触发器。
第二节 SR 锁存器一、电路结构与工作原理1.电路结构和工作原理：触发器的1状态：0,1='=Q Q 触发器的0状态：1,0='=Q Q① 当R'D =0， S' D =1时，无论触发器原来处于什么状态，其次态一定为0，即Q =0，Q' =1，称触发器处于置0(复位)状态。
② 当R'D =1，S'D =0时，无论触发器原来处于什么状态，其次态一定为1，即Q =1，Q'=0，SR图形符号QQ 'D'S D'R 置位端或置1复位端或QQ 'D'S D'R 电路结构称触发器处于置1(置位)状态。
③ 当R'D =1，S'D =1时，触发器状态不变，即Q *=Q ，称触发器处于保持(记忆)状态。
④ 当R'D =0，S'D =0时，两个与非门输出均为1(高电平)，此时破坏了触发器的互补输出关系，而且当R'D 、S'D 同时从0变化为1时，由于门的延迟时间不一致，使触发器的次态不确定，即Q *=Ø，这种情况是不允许的。
因此规定输入信号R'D 、S'D 不能同时为0，它们应遵循R'D + S'D =1的约束条件。
从以上分析可见，基本RS 触发器具有置0、置1和保持的逻辑功能，通常称S'D 为置1端或置位(SET)端，R'D 称为置0或复位(RESET)端，因此该触发器又称为置位—复位(SetReset)触发器或R D S D 触发器，其逻辑符号如上图所示。
因为它是以R'D 和S'D 为低电平时被清0和置1的，所以称R'D 、S'D 低电平有效，且在图中输入端加有小圆圈。
2．逻辑功能的描述①特性表用与非门构成的基本RSFF 也可用右表描述。
只需将表中的R'D 和S'D 看作是该触发器输入信号②特性方程：③状态转换图：(简称状态图)*='+=D D D D R S Q R S Q R = 0R =×S=0S=× R =0R = 1S= 0置1 置0 不允许保持状态转移图是用图形方式来描述触发器的状态转移规律。
右图为基本RS 触发器的状态转移图。
图中两个圆圈分别表示触发器的两个稳定状态，箭头表示在输入信号作用下状态转移的方向，箭头旁的标注表示转移条件。
3．动作特点输入信号在全部作用时间里，即SD 或RD 为1的全部时间里，都能直接改变输出端的状态，这就是基本RS 触发器的动作特点。
SD 叫做直接置位端。
RD 叫做直接复位端。
例：在与非门组成的基本RS 触发器电路中，已知R'D 和S'D 的电压波形，试画出Q 和Q 端对应的电压波形。
4．SR 锁存器也可以用或非门组成，如下图所示。
用或非门组成的SR 锁存器的特性表：QQ 'D'S D'R tt t Q电压波形图S D'R 'Q 电路结构QQ 'DS DR Q图形符号Q SR R S 置0 置1 不允许保持用或非门组成的SR 锁存器的特性表在正常工作时输入信号应遵守： S D R D =0的约束条件，亦即不允许输入S D =R D =1的信号。
第三节 电平触发的触发器在数字系统中，常常要求某些触发器在同一时刻动作（改变状态，也称为翻转）这就要求有同步信号，该信号称为时钟信号CLK(Clock)。
1．电路结构和逻辑符号G 1和G 2门构成基本RS 触发器。
用G 3和G 4两门引入时钟信号CLK 。
2．工作原理CLK=0时：G 3、G 4门均输出1，基本RSFF 处在保持原来状态；CLK=1时：此时电路就是一个基本RSFF ，只需把输入信号S 、R 分别看作：S=S ''、R=R ''1G 3G 4G SCLKR2G QQ '电路结构QQ 'CLK1S1R1C 图形符号置0 置1不允许保持上图中，框内的C1表示CP 是编号为1的一个控制信号。
1S 和1R 表示受C1控制的两个输入信号，只有在C1为有效电平时，1S 和1R 信号才能起作用。
框外的输入端处没有小圆圈表示CP 以高电平为有效电平。
如果在CLK 输入端画有小圆圈，则表示以低电平为有效电平。
3．特性表、特性方程、波形图4．动作特点只有当CLK 变为有效电平时，触发器才能接受输入信号，并按照输入信号将触发器的输出置成相应的状态。
在CLK=1的全部时间里S 和R 的变化都将引起触发器输出端状态的变化。
如果CLK=1期间内输入信号多次发生变化， 则触发器的状态也会发生多次翻转， 这降低了电路的抗干扰能力。
例：已知同步RS 触发器的输入信号波形如下图，试画出Q 、Q '端的电压波形，设触发器的初始状态为Q=0。
D 锁存器：*='+=SR Q R S QOD1G 3G 4G CLK 2G QQ 'Q * = D当CLK = 1时输出端状态随输入端的状态而改变。
当CLK = 0时输出状态保持不变。
例：若用CMOS 传输门组成的电平触发D 触发器的CLK 和输入端D 的电压波形如右图中所给出，画出Q 和Q'端的电压波形。
假定触发器的初始状态为Q=0第四节 脉冲触发的触发器一、电路结构和工作原理1. 主从SR 触发器为了提高触发器工作的可靠性，希望在每个CLK 周期里输出端的状态只能改变一次，为此设计出了脉冲触发的触发器。
用两个同步RSFF 连成主从结构。
因此，该电路应具有RSFF 的逻辑功能。
CLK=1时，主触发器根据S 、R 的状态翻转，从触发器保持原来的状态不变。
CLK 从1返回0时，主触发器状态在CLK=0期间不再改变，从触发器按照与主触发器相同的状态翻转。
且接收的是CP 下降沿到达时一瞬间主触发器的状态。
分析可知：主从触发器的工作是分两步走的：在CLK 高电平期间，主触发器改变状态；在CLK 下降沿到来时，从触发器改变状态。
显然，触发器在CLK 下降沿翻转。
CLK 'CLK 9G 主触发器 从触发器 主从S R 触发器 1G 3G 4G S S SR 2G QQ '5G 7G 8G SR 6G m Q mQ 'QQ 'CLK 1S 1RC1SR主从触发器的特性表如右：在CLK 的一个变化周期中主触发器的状态 只可能改变一次，克服了同步触发器CLK=1 期间输出状态可能多次翻转的问题。
由于输出状态的变化发生在CLK 信号 的下降沿，所以主从RS 触发器属于CLK 下降沿动作型。
输入信号仍需遵守约束条件 SR = 0。
表示延迟输出2．主从JK 触发器目的：消除约束条件；增加翻转功能 J= 1 , K= 0 , CLK 下降沿时触发器置 1。
J= 0 , K= 1 , CLK 下降沿时触发器置 0。
J= K= 0 , 触发器保持原状态不变。
J= 1, K= 1, CLK 下降沿时触发器翻转。
Q J Q R S Q '='+=*Q J S '= R=KQ约束条件自动满足：0='=KQ Q J SR在有些集成电路触发器产品中，输入端J 和 K 不只一个。
在这种情况下， J 1和 K 1、 J 2和 K 2是与的逻辑关系 。
CLK 'CLK 9G 1G 3G 4G 2G QQ '5G 7G 8G JK 6G QQ 'CLK 1J1KC1JK二、脉冲触发方式的动作特点1．触发器的翻转分两步动作。
第一步，在CLK=1期间主触发器接收输入端的信号，被置成相应的状态，而从触发器不动；第二步，CLK 下降沿到来时从触发器按照主触发器状态翻转，所以Q 、Q'状态的变化发生在CLK 的下降沿（若CLK 以低电平为有效信号，则Q 、Q'状态的变化发生在CLK 的上升沿）。
2．因为主触发器本身是一个电平触发SR 触发器，所以在CLK=1的全部时间里输入信号都将对主触发器起控制作用。
注意事项：在CLK=1期间主触发器只有可能翻转一次，一旦翻转了就不会翻回原来的状态。
只在CLK=1的全部时间里输入状态始终未变的条件下，用CLK 下降沿到达时输入的状态决定触发器的次态才肯定是对的。
否则必须考虑CLK=1期间输入状态的全部变化过程，才能确定CLK 下降沿到达时触发器的次态。
例：在主从JK 触发器电路中，若CLK 、J 、K 的波形如图所示，试画出Q 、 Q'端对应的电压波形。
假定触发器的初始状态为Q=0。
CLK 'CLK9G 1G 3G 4G 2G QQ '5G 7G 8G 1J 1K6G 2J 2KQQ 'CLK1J1KC11J 1K 2J 2K CtCLKtt第五节 边沿触发的触发器一、电路结构和工作原理为了提高触发器的可靠性，增强抗干扰能力，希望触发器的次态仅仅取决于CLK 信号的下降沿（或上升沿）到达时刻输入信号的状态。
而在此之前和之后输入状态的变化对触发器的次态没有影响。
为实现这一设想，人们相继研制成了各种边沿触发的触发器电路。
目前已用于数字集成电路产品中的边沿触发器电路有用两个电平触发D 触发器构成的边沿触发器、维持阻塞触发器、利用门电路传输延迟时间的边沿触发器等几种较为常见的电路结构形式。
1. 用两个电平触发D 触发器组成的边沿触发器CMOS 边沿触发D 触发器的特性表：输入信号是以单端 D 给出的，所以这种触发器叫做 D 触发器。
带异步置位、复位端的CMOS 边沿触发D 触发器：1Q Q '1CLK 1D C1D1FF 2Q 2CLK 1D C12FF CLKQ'CLKD S '2. 维持阻塞触发器维持阻塞结构D 触发器带异步置位、复位端和多输入端的维持阻塞D 触发器'Q 'D DS 'DR 'QD 电路逻辑Q 'QCLKQ 'S R1D DS 'DR 'Q2D 1C & CLKS R 1D DS 'DR '2D 1C &利用门电路传输延迟时间的边沿触发器的特性表： 例5.4.1：在维持阻塞结构边沿触发D 触发器电路中，若D 端和CLK 的电压波形如图所示，试画出Q 端的电压波形。
