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第4章 触发器4.3 若在图4.5电路中的CP 、S 、R 输入端，加入如图4.27所示波形的信号，试画出其Q 和Q 端波形，设初态Q =0。
SRCP图4.27 题4.3图解：图4.5电路为同步RS 触发器，分析作图如下：S RQ4.5 设图4.28中各触发器的初始状态皆为Q =0，画出在CP 脉冲连续作用下个各触发器输出端的波形图。
Q 11CPQ 3CPCPQ 2Q 6Q 4Q 5CP图4.28 题4.5图解：Q Q nn 111=+ Q Q n n 212=+ Q Q nn 313=+Q Q n n 414=+ Q Q n n 515=+ Q Q nn 616=+Q 1CP Q 2Q 3Q 4Q 5Q64.6 试写出 图4.29(a)中各触发器的次态函数（即Q 1 n+1 、 Q 2 n+1与现态和输入变量之间的函数式），并画出在图4.29（b ）给定信号的作用下Q 1 、Q 2的波形。
假定各触发器的初始状态均为Q =0。
1A BCP＞1D C1=1A BQ 1Q 2Q 2(a)BA(b)图4.29题4.6图解：由图可见：Q B A AB Q n n 111)(++=+ B A Q n ⊕=+12B A Q 2Q 14.7 图4.30（a ）、（b ）分别示出了触发器和逻辑门构成的脉冲分频电路，CP 脉冲如图4.30（c ）所示，设各触发器的初始状态均为0。
（1）试画出图（a ）中的Q 1、Q 2和F 的波形。
（2）试画出图（b ）中的Q 3、Q 4和Y 的波形。
Y（b ）（c ）CPQ 1Q 2（a ）图4.30 题4.7图解： （a ）Q Q nn 211=+ QQ nn 112=+ Q F 1CP ⊕= R 2 = Q 1 低电平有效CPQ 1Q 2F（b ）Q Q Q n n n 4313=+ Q Q Q n n n 4314=+ Q Q Y nn43=CP 3= CP 上降沿触发 CP 4= CP 下降沿触发CPQ 3Q 4Y4.8 电路如图4.31所示，设各触发器的初始状态均为0。
第五章时序逻辑电路练习题及答案［］分析图时序电路的逻辑功能，写出电路的驱动方程、状态方程和输出方程，画出电路的状态转换图，说明电路能否自启动。
图［解］驱动方程：丿广心=2, 状态方程：Q；J00" +型0 =型㊉G：厶=©=©, er = +Q-Q"=0 ㊉er ；、=Q、QJ 电Q；Q：l人=G0，K输出方程：Y = Q^由状态方程可得状态转换表，如表所示；由状态转换表可得状态转换图，如图所示。
电路可以自启动。
表[]试分析图时序电路的逻辑功能，写出电路的驱动方程、状态方程和输出方程，画出电路的状态转换图。
A为输入逻辑变量。
>C1il1D|y >ci p-1CP1Q2 图[解] _驱动方程：D] = AQ2, D2 = AQ.Q 2状态方程：ft"1 = , 0广=4議=4（0；'+0"）由状态方程可得状态转换表，如表所示；由状态转换表町得状态转换图，如图所示。
电路的逻辑功能是:判断A是否连续输入四个和四个以上“1” 信号，是则Y=l,否则Y=0。
Q2Q1 A/Y 佗0Y0 0 00 10 0 0 1 1 00 0 1 0 1 100 1 10 011 0 0 1 11 1 1 1 1 00 1 1 00 10 1 0 10 00[] 试分析图时序电路的逻辑功能，写出电路的驱动方程、状态方程和输出方程，画出电路的状态转换图，检查电路能否自启动。
r-0Q1 TF1^=>C1 IK O->C11KCP ［解］J严殛3, K严1；J2=Q lt K严玆;=巫・g ；er1 = ae2+me2;丿3 = Q1Q29位=Q2 Qr=Q.QA^QAY= O2O3电路的状态转换图如图所示，电路能够自启动。
Q3Q2Q1 /Y表[] 分析图给岀的时序电路，画岀电路的状态转换图，检查电路能否自启动，说明电 路实现的功能。
A 为输入变量。
自我检查题5.1 时序电路和组合电路的根本区别是什么？同步时序电路与异步时序电路有何不同？解答：从功能上看，时序电路任何时刻的稳态输出不仅和该时刻的输入相关，而且还决定于该时刻电路的状态，从电路结构上讲，时序电路一定含有记忆和表示电路状态的存储器。
而组合电路任何时刻的稳态输出只决定于该时刻各个输入信号的取值，由常用门电路组成则是其电路结构的特点。
在同步时序电路中，各个触发器的时钟信号是相同的，都是输入CP 脉冲，异步时序电路则不同，其中有的触发器的时钟信号是输入cp 脉冲，有的则是其他触发器的输出，前者触发器的状态更新时同步的，后者触发器状态更新有先有后，是异步的。
5.2 画出图T5.2所示电路的状态和时序图，并简述其功能。
图T5.2解:（1）写方程式 驱动方程 nQ K J 200==n Q K J 011==n n Q Q J 012=， n Q K 22=输出方程：nQ Y 2= （2） 求状态方程nn n n n n n n n n n Q Q Q Q Q Q Q Q Q K Q J Q 02020202000010+=+=+=+ n n n n n n n n n n n Q Q Q Q Q Q Q Q Q K Q J Q 01011010111111+=+=+=+ n n n n n n n n n n n Q Q Q Q Q Q Q Q Q K Q J Q 01222201222212=+=+=+（3）画状态图和时序图 状态图如下图所示：101时序图如下图所示：CP Q 0Q 1Q 25.3 试用边沿JK 触发器和门电路设计一个按自然态序进行计数的七进制同步加法计数器。
解：（1）状态图如下图：（2）求状态方程、输出方程CQ Q Q n n n /101112+++的卡诺图如下图所示：输出方程为nn Q Q C 12=状态方程：n n n n n Q Q Q Q Q 120112+=+ n n n n n n Q Q Q Q Q Q 0120111+=+ n n n n n Q Q Q Q Q 120110+=+驱动方程：n n n n n n n n n n n n n n n Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q 0122120121220112)(++=++=+n n n n n n Q Q Q Q Q Q 1021011+=+n n n n n Q Q Q Q Q 0012101)(++=+与JK 触发器的特性方程 比较，可以得到驱动方程 n n Q Q J 012= 、 n Q K 12=n Q J 01= 、n n Q Q K 021=n n n n Q Q Q Q J 12120=+= 10=K（4） 无效状态转换情况 111/1000 能自启动（5） 逻辑图如下图所示：5.4 画出用时钟脉冲上升沿触发的边沿D 触发器组成的4位二进制异步加法计数器和减法计数器的逻辑电路图。
第五章时序逻辑电路前面介绍的组合逻辑电路无记忆功能。
而时序逻辑电路的输出状态不仅取决于当时的输入信号，而且与电路原来的状态有关，或者说与电路以前的输入状态有关，具有记忆功能。
触发器是时序逻辑电路的基本单元。
本章讨论的内容为时序逻辑电路的分析方法、寄存器和计数器的原理及应用。
第一节时序逻辑电路的分析一、概述1、时序逻辑电路的组成时序逻辑电路由组合逻辑电路和存储电路两部分组成，结构框图如图5-1所示。
图中外部输入信号用X（x1，x2，…，x n）表示；电路的输出信号用Y（y1，y，…，y m）表示；存储电路的输入信号用Z（z1，z2，…，z k）表示；存储电2路的输出信号和组合逻辑电路的内部输入信号用Q（q1，q2，…，q j）表示。
图5-1 时序逻辑电路的结构框图可见，为了实现时序逻辑电路的逻辑功能，电路中必须包含存储电路，而且存储电路的输出还必须反馈到输入端，与外部输入信号一起决定电路的输出状态。
存储电路通常由触发器组成。
2、时序逻辑电路逻辑功能的描述方法用于描述触发器逻辑功能的各种方法，一般也适用于描述时序逻辑电路的逻辑功能，主要有以下几种。
（1）逻辑表达式图5-1中的几种信号之间的逻辑关系可用下列逻辑表达式来描述：Y =F(X，Q n)Z =G(X，Q n)Q n+1=H(Z，Q n)它们依次为输出方程、状态方程和存储电路的驱动方程。
由逻辑表达式可见电路的输出Y不仅与当时的输入X有关，而且与存储电路的状态Q n有关。
（2）状态转换真值表状态转换真值表反映了时序逻辑电路的输出Y、次态Q n+1与其输入X、现态Q n的对应关系，又称状态转换表。
状态转换表可由逻辑表达式获得。
（3）状态转换图状态转换图又称状态图，是状态转换表的图形表示，它反映了时序逻辑电路状态的转换与输入、输出取值的规律。
（4）波形图波形图又称为时序图，是电路在时钟脉冲序列CP的作用下，电路的状态、输出随时间变化的波形。
应用波形图，便于通过实验的方法检查时序逻辑电路的逻辑功能。
思考题与习题题解5-1填空题（1）组合逻辑电路任何时刻的输出信号，与该时刻的输入信号有关；与电路原来所处的状态无关；时序逻辑电路任何时刻的输出信号，与该时刻的输入信号有关；与信号作用前电路原来所处的状态有关。
（2）构成一异步2n进制加法计数器需要n 个触发器，一般将每个触发器接成计数或T’型触发器。
计数脉冲输入端相连，高位触发器的CP端与邻低位Q端相连。
（3）一个4位移位寄存器，经过 4 个时钟脉冲CP后，4位串行输入数码全部存入寄存器；再经过4个时钟脉冲CP后可串行输出4位数码。
（4）要组成模15计数器，至少需要采用 4 个触发器。
5-2判断题（1）异步时序电路的各级触发器类型不同。
（×）（2）把一个5进制计数器与一个10进制计数器串联可得到15进制计数器。
（×）（3）具有N个独立的状态，计满N个计数脉冲后，状态能进入循环的时序电路，称之模N计数器。
（√）（4）计数器的模是指构成计数器的触发器的个数。
（×）5-3单项选择题（1）下列电路中，不属于组合逻辑电路的是（D）。
A.编码器B.译码器C.数据选择器D.计数器（2）同步时序电路和异步时序电路比较，其差异在于后者( B)。
A.没有触发器B.没有统一的时钟脉冲控制C.没有稳定状态D.输出只与内部状态有关（3）在下列逻辑电路中，不是组合逻辑电路的有( D)。
A.译码器B.编码器C.全加器D.寄存器（4）某移位寄存器的时钟脉冲频率为完成该操作需要（B）时间。
100KHz，欲将存放在该寄存器中的数左移8位，A.10μSB.80μSC.100μSD.800ms（5）用二进制异步计数器从0做加法，计到十进制数178，则最少需要（C ）个触发器。
A.6B.7C.8D.10（6）某数字钟需要一个分频器将32768Hz的脉冲转换为1HZ的脉冲，欲构成此分频器至少需要（B）个触发器。
A.10B.15C.32D.32768（7）一位8421BCD 码计数器至少需要（B）个触发器。
自我测验题1．图T4.1所示为由或非门构成的基本SR锁存器，输入S、R的约束条件是。
A．SR=0B．SR=1C．S+R=0D．S+R=1QG22QRS图T4.1图T4.22．图T4.2所示为由与非门组成的基本SR锁存器，为使锁存器处于“置1”状态，其RS⋅应为。
A．RS⋅=．RS⋅=10D．RS⋅=113．SR锁存器电路如图T4.3所示，已知X、Y波形，判断Q的波形应为A、B、C、D 中的。
假定锁存器的初始状态为0。
XYXYABCD不定不定（a）(b)图T4.34．有一T触发器，在T=1时，加上时钟脉冲，则触发器。
A．保持原态B．置0C．置1D．翻转5．假设JK触发器的现态Q n=0，要求Q n+1=0，则应使。
A．J=×，K=0B．J=0，K=×C．J=1，K=×D．J=K=16．电路如图T4.6所示。
实现AQQ nn+=+1的电路是。
A AA AA ．B ．C ．D ．图T4.67．电路如图T4.7所示。
实现n n Q Q =+1的电路是 。
CPCPCPA ．B ．C ．D ．图T4.78．电路如图T4.8所示。
输出端Q 所得波形的频率为CP 信号二分频的电路为。
1A ．B ．C ．D ．图T4.89．将D 触发器改造成TTQ图T4.9A ．或非门B ．与非门C ．异或门D ．同或门 10．触发器异步输入端的作用是。
A ．清0B ．置1C ．接收时钟脉冲D ．清0或置1 11．米里型时序逻辑电路的输出是。
A ．只与输入有关B．只与电路当前状态有关C．与输入和电路当前状态均有关D．与输入和电路当前状态均无关12．摩尔型时序逻辑电路的输出是。
A．只与输入有关B．只与电路当前状态有关C．与输入和电路当前状态均有关D．与输入和电路当前状态均无关13．用n只触发器组成计数器，其最大计数模为。
A．n B．2n C．n2D．2 n14．一个5位的二进制加计数器，由00000状态开始，经过75个时钟脉冲后，此计数器的状态为：A．01011B．01100C．01010D．00111图T4.1516．电路如图T4.16所示，假设电路中各触发器的当前状态Q2Q1Q0为100，请问在时钟作用下，触发器下一状态Q2 Q1 Q0为。
5-1 分析图所示时序电路的逻辑功能，写出电路的驱动方程、状态方程和输出方程，画出电路的状态转换图和时序图。
CLKZ图 题 5-1图解：从给定的电路图写出驱动方程为：00121021()n n nn n D Q Q Q D Q D Q ⎧=⎪⎪=⎨⎪=⎪⎩将驱动方程代入D 触发器的特征方程D Qn =+1，得到状态方程为：10012110121()n n n n n n n n Q Q Q Q Q Q Q Q +++⎧=⎪⎪=⎨⎪=⎪⎩由电路图可知，输出方程为2nZ Q =根据状态方程和输出方程，画出的状态转换图如图题解5-1(a ）所示，时序图如图题解5-1(b ）所示。
题解5-1(a ）状态转换图1Q 2/Q ZQ题解5-1(b ）时序图综上分析可知，该电路是一个四进制计数器。
5-2 分析图所示电路的逻辑功能，写出电路的驱动方程、状态方程和输出方程，画出电路的状态转换图。
A 为输入变量。
YA图 题 5-2图解：首先从电路图写出驱动方程为：()0110101()n n n n nD AQ D A Q Q A Q Q ⎧=⎪⎨==+⎪⎩将上式代入触发器的特征方程后得到状态方程()101110101()n n n n n n nQ AQ Q A Q Q A Q Q ++⎧=⎪⎨==+⎪⎩电路的输出方程为：01n nY AQ Q =根据状态方程和输出方程，画出的状态转换图如图题解5-2所示YA题解5-2 状态转换图综上分析可知该电路的逻辑功能为：当输入为0时，无论电路初态为何，次态均为状态“00”，即均复位；当输入为1时，无论电路初态为何，在若干CLK 的作用下，电路最终回到状态“10”。
5-3 已知同步时序电路如图(a)所示，其输入波形如图 (b)所示。
试写出电路的驱动方程、状态方程和输出方程，画出电路的状态转换图和时序图，并说明该电路的功能。
X(a) 电路图1234CLK5678X(b)输入波形 图 题 5-3图解：电路的驱动方程、状态方程和输出方程分别为：00101100011011011, ,n n n n n n n n n nJ X K X J XQ K XQ X Q XQ XQ XQ Q XQ XQ XQ Y XQ ++⎧==⎪⎨==⎪⎩⎧=+=⎪⎨⎪=+=+⎩= 根据状态方程和输出方程，可分别做出1110,n n Q Q ++和Y 的卡诺图，如表5-1所示。
5-1 分析图5.77所示时序电路的逻辑功能，写出电路的驱动方程、状态方程和输出方程，画出电路的状态转换图和时序图。
CLKZ图5.77 题 5-1图解：从给定的电路图写出驱动方程为：00121021()n n n nn D Q Q Q D Q D Q ⎧=⎪⎪=⎨⎪=⎪⎩e 将驱动方程代入D 触发器的特征方程D Qn =+1，得到状态方程为：10012110121()n n n n n nn n Q Q Q Q Q Q Q Q +++⎧=⎪⎪=⎨⎪=⎪⎩e 由电路图可知，输出方程为2nZ Q =根据状态方程和输出方程，画出的状态转换图如图题解5-1(a ）所示，时序图如图题解5-1(b ）所示。
题解5-1(a ）状态转换图1Q 2/Q ZQ题解5-1(b ）时序图综上分析可知，该电路是一个四进制计数器。
5-2 分析图5.78所示电路的逻辑功能，写出电路的驱动方程、状态方程和输出方程，画出电路的状态转换图。
A 为输入变量。
YA图5.78 题 5-2图解：首先从电路图写出驱动方程为：()0110101()n n n n nD AQ D A Q Q A Q Q ⎧=⎪⎨==+⎪⎩将上式代入触发器的特征方程后得到状态方程()101110101()n n n n n n nQ AQ Q A Q Q A Q Q ++⎧=⎪⎨==+⎪⎩电路的输出方程为：01n nY AQ Q =根据状态方程和输出方程，画出的状态转换图如图题解5-2所示YA题解5-2 状态转换图综上分析可知该电路的逻辑功能为：当输入为0时，无论电路初态为何，次态均为状态“00”，即均复位；当输入为1时，无论电路初态为何，在若干CLK 的作用下，电路最终回到状态“10”。
5-3 已知同步时序电路如图5.79(a)所示，其输入波形如图5.79 (b)所示。
试写出电路的驱动方程、状态方程和输出方程，画出电路的状态转换图和时序图，并说明该电路的功能。
X(a) 电路图1234CLK5678X(b)输入波形 图5.79 题 5-3图解：电路的驱动方程、状态方程和输出方程分别为：00101100011011011, ,n n n n n n n n n nJ X K X J XQ K XQ X Q XQ XQ XQ Q XQ XQ XQ Y XQ ++⎧==⎪⎨==⎪⎩⎧=+=⎪⎨⎪=+=+⎩= 根据状态方程和输出方程，可分别做出1110,n n Q Q ++和Y 的卡诺图，如表5-1所示。
由此做出的状态转换图如图题解5-3（a)所示，画出的时序图如图题解5-3（b ）所示。
表5.1 状态转换表YX5-3（a) 状态转换图X1Q Q Y题解5-3(b ）时序图综上分析可知：当输入X 为序列110时，输出Y =1，因此，该电路是110序列检测器。
5-4 试画出用4片74LS194A 组成16位双向移位寄存器的逻辑图。
74LS194A 的功能表见表5.9。
解：见图题解5-4。
题解5-4 电路图5-5 在图5.80所示的电路中，若两个移位寄存器中的原始数据分别为A 3A 2A 1A 0=1100，B 3B 2B 1B 0=0001，CI 的初值为0，试问经过4个CLK 信号作用以后两个寄存器中的数据如何？这个电路完成什么功能？CLK图5.80 题 5-5图解：经过4个CLK 信号后，两个寄存器里的数据分别为：1101000111000123=+=A A A A ，00000123=B B B B这是一个4位串行加法器电路。
5-6 分析图5.81的计数器电路，画出电路的状态转换图，说明这是多少进制的计数器。
十六进制计数器74161的功能表如表5.13所示。
计计计计1计图5.81 题 5-6图解：图 5.81所示的电路，是用异步置零法构成的十进制计数器，当计数进入10100123=Q Q Q Q 状态，与非门译码器输出低电平置零信号，立刻将74161置成00000123=Q Q Q Q 状态，由于10100123=Q Q Q Q 是一个过渡状态，不存在稳定状态的循环中，所以电路按1001~0000这十个状态顺序循环，从而构成十进制计数器。
5-7 分析图5.82的计数器电路，在M =0和M =1时各为几进制？计数器74160的功能表与表5.13相同。
计计Y图5.82 题 5-7图解：图5.82所示的电路，是用同步置数法将74160接成的可变模计数器。
在M =1时，当电路进入状态10010123=Q Q Q Q 以后，0=LD ，下一个CLK 到达时，将01000123=D D D D 置入电路中，使01000123=Q Q Q Q ，然后再从0100继续做加法计数。
因此，电路按1001~0100这六个状态顺序循环，从而构成六进制计数器。
同理。
在M =0，电路将按1001~0010这八个状态顺序循环，故形成八进制计数器。
5-8 图5.83电路时可变模计数器。
试分析当控制变量A 为0和1时电路各为几进制计数器。
74161的功能表见表5.13。
计计计计1图5.83 题 5-8图解：这是用同步置数法接成的可控进制计数器。
在A =1时，计数器计为10110123=Q Q Q Q 后，给出0=LD 信号，下一个CLK 到来时计数器被置成00000123=Q Q Q Q ，故是一个十二进制计数器。
在A =0时，计数器计为10010123=Q Q Q Q 后，给出0=LD 信号，下一个CLK 到来时，计数器被置成00000123=Q Q Q Q ，故构成十进制计数器。
5-9 十六进制计数器74161的功能表如表5.13所示，试以74161设计一个可控进制计数器，当输入控制变量M =0时工作在五进制，M =1时工作在十五进制。
请标出计数器输入端和进位输出端。
解：此题可有多种接法。
图题解5-9是利用同步置数法接成的可控计数器，因为每次置数时置入的是00000123=D D D D ，所以M =1时，应从11100123=Q Q Q Q 状态译出0=LD 信号；而在M =0时，应从01000123=Q Q Q Q 状态译出0=LD 信号。
计计计计1题解 5-9图5-10 试分析图5.84计数器电路的分频比(即Y 与CLK 的频率之比)。
74161的功能表见表5.13。
计计计计图5.84 题 5-10图解：第（1）片74161是采用置数法接成的七进制计数器。
每当计数器状态进入11110123=Q Q Q Q （十五）时译出0=LD 信号，置入10010123=D D D D （九），所以是15-9+1=7进制计数器。
第（2）片74161是采用置数法接成的九进制计数器，当计数器状态进入11110123=Q Q Q Q （十五）时译出0=LD 信号，置入01110123=D D D D （七），所以是15-7+1=9进制计数器。
两片74161之间采用了串行进位连接方式，构成了7⨯9=63进制计数器，故Y 与CLK 的频率之比为1：63。
5-11 图5.85 电路是由两片同步十进制计数器74160组成的计数器，试分析它是多少进制的计数器？计计计计CLK计计Y图5.85 题 5-11图解：第（1）片74160工作在十进制计数状态，第（2）片74160采用置数法接成三进制计数器，两片之间是十进制。
若起始状态第（1）片和第（2）片74160的0123Q Q Q Q 分别为0001和0111，则输入19个CLK 信号以后，第（1）片变为0000状态，第（2）片接收了两个进位信号以后变为1001状态，并使第（2）片的0=LD 。
第20个CLK 信号到达后，第（1）片计成0001，第（2）片被置成0111，于是返回了起始状态，所以这是二十进制计数器。
5-12 图5.86电路是由两片同步十六进制计数器74161组成的计数器，试分析它是多少进制的计数器？计计Y图5.86 题 5-12图解：这是采用整体置数法接成的计数器。
在出现0=LD 信号以前，两片74161均按照十六进制计数，即第（1）片到第（2）片为十六进制，当第（1）片计为0010（二），第（2）片计为（五）时产生0=LD 信号，待下一个CLK 信号到达后两片74161同时被置零，总的进制为5162183⨯++=，故为八十三进制计数器。
5-13 画出两片同步十进制计数器74160接成同步三十一进制计数器的接线图。
允许附加必要的门电路。
解：由于31是素数，不能分解，所以必须采用整体置数法或整体置零法。
这里采用了整体置数法，具体是，先将两片按同步连接方式接成1001010=⨯进制计数器，然后用电路计为30的状态译码出0=LD 的信号，如题解5-13所示。
这样在电路从全零状态开始计数，计入31个CLK 后将返回全零状态，形成三十一进制的计数器。
计计计计CLK 计计题解 5-13图5-14 用同步十进制计数器74160设计一个三百六十五进制计数器。
要求各位间为十进制关系。
允许附加必要的门电路。
解：因为要求各位之间是十进制关系，所以需令每一位的74160接成十进制计数状态，并以低位的进位输出作高位的EP 和ET 的控制信号（或进位脉冲），接成三位十进制计数器，然后用整体置数（或置零）法再改接成三百六十五进制计数器。
题解5-14是采用同步置数法的接线图，当计数器计成364状态时译出0=LD 信号，下一个CLK 脉冲到来时将计数器置为全零状态，从而得到三百六十五进制计数器。
计题解 5-14图5-15 设计一个数字钟电路，要求能用七段数码管显示从0时0分0秒到23时59分59秒之间的任意时刻。
解：电路接法见题解5-15所示，计数器由六片74160组成，第（1）、（2）两片接成六十进制的“秒”计数器，第（1）片为十进制，第（2）片为六进制，第（3）、（4）片接成六十进制的“分”计数器，接法同“秒”计数器，第（5）、（6）片用整体复位法接成二十四进制的“时”计数器。
显示译码器由六片7448组成，每片7448用于驱动一只共阴极的数码管BS201A 。
题解5-15 电路图5-16 试利用同步十六进制计数器74161和4线-16线译码器74LS154设计节拍脉冲发生器，要求从12个输出端顺序、循环地输出等宽的负脉冲。
解：此题的设计方法不是唯一的，比如可以采用同步置数法得到74161接成十二进制计数器，并把它的0123,,,Q Q Q Q 接至74LS154的0123,,,A A A A 输入端，在连续输入CLK 脉冲后，在74LS154的110~Y Y 输出端就得到了12个等宽的顺序脉冲110~P P ，电路接法如题解 5-16所示。
P 0P 1P 2P 3P 4P 5P 6P 7P 8P 91011计计计计}题解 5-16图5-17 设计一个序列信号发生器电路，使之在一系列CLK 信号作用下能周期性地输出“0010110111”的序列信号。
