VHDL语言基础

LIBRARY IEEE;
用与门、非门、 或门等 具体底 ENTITY MUX2 IS层 器件来组成
程序包调用 BEGIN
PROCESS (d0,d1,sel) BEGIN IF sel=‘0’ THEN q<=d0; ELSIF sel=‘1’ THEN q<=d1;
实体描述
USE IEEE.std_logic_1164.all;
Architecture structure of full_adder is Signal temp_sum: bit; -- 定义语句 Signal temp_carry1: bit; Signal temp_carry2: bit; Component half_adder Port (X,Y: in bit; sum, carry: out bit); End component; Component or_gate Port ( in1,in2: in bit; out1: out bit); End component; Begin--并行语句 U0 : half_adder Port map (X=>A, Y=>B, sum=>temp_sum, carry=>temp_carry1); U1 : half_adder Port map (X=>temp_sum, Y=>carry_in, sum=>AB, carry=>temp_carry2); U2 : or_gate Port map (in1=>temp_carry1, in2=>temp_carry2, out1=>carry_out); End structure;
PORT (d0,d1:IN std_logic; sel:IN std_logic; q:OUT std_logic);
ELSE q<=‘Z’;
END IF; END PROCESS; END behav;
END ENTITY;
2.1 硬件描述语言特点
VHDL特点
1. 系统硬件描述能力强
2．与器件无关，与工艺 无关 3．IEEE工业标准 4．方法灵活，技术齐全
VHDL 具 有 硬 件 特征，而且是并 行执行方式。
5．可读性好
2.2 VHDL 程序基本结构
VHDL 程序 BEGIN 描述相应实体的行用于说明设计系统
构 程序包的调用 具有唯一性 BEGIN
ARCHITECTURE behav OF MUX2 IS PROCESS (d0,d1,sel) 为、功能或电路结的外部接口信息， 库的调用 LIBRARY IEEE; IF sel=‘0’ THEN
USE IEEE.std_logic_1164.all; q<=d0;
ENTITY MUX2 IS
q<=d1;
PORT (d0,d1:IN std_logic;
ELSIF sel=‘1’ THEN
实体描述 结构体描述
sel:IN std_logic; ELSE q<=‘Z’; q:OUT END IF; std_logic); ENDEND ENTITY; PROCESS;
2.4 VHDL 数据类型
2.用户自定义数据类型
格式 ：
TYPE 数据类型名 IS 数据类型定义 OF 基本数据类型 或 TYPE 数据类型名 IS (1) 枚举类型 数据类型定义
TYPE week IS (sum, mon, tue, wed, thu, tri, sat);
在后面状态机 中状态一般就 用枚举类型
2.3 VHDL 程序主要构件
2.实体 不能以数字开头，尽可 能表达功能上的含义 通常用于说明静态信息 实体（ENTITY）包括实体名、类属参数说明、端 GENERIC（常数名：数据类型：＝设定值）； 口说明三部分组成。 提供外部接口信息
PORT(端口名：端口方向 数据类型)；
格式 ：
ENTITY 实体名 IS [类属参数说明]； [端口说明]； END [ENTITY] [实体名]；
全加器的结 构描述方式
2.4 VHDL 数据类型
1.标准数据类型 VHDL 中定义了10 种标准数据类型（ P12） 整数 整数占 4B，范围为-2,147,483,647~2,147,483,647
实数 位 位串 浮点数，范围位-1.0E+38~1.0E+38 逻辑“0”或“1” 多个位串在一起（也称位矢量） 数据类型 含义
2.3 VHDL 程序主要构件
结构体描述方法
1.行为描述法
2.数据流描述法 3.结构描述法
描述输入与输出之 间的转换行为， 既表示行为，又隐 描 述电路元件 不包含内部的电路 含着结构；体现数 与 它们之间的 元件、电路的结构 据的流动路径和方 信息，一般将结构 向, 一关 般将 构 体 连 接 系结 ， 一 体命名为“ 命名为 “dataflow ”” 般 将结 构behav 体命
全加器的 RTL方式
加器；右图为RTL方式的全加器。
Library IEEE; Use std_logic_1164.all; Entity full_adder is Port ( A，B, carry_in : in bit; AB, carry_out : out bit); End full_adder;
数字系统设计及VHDL实践
第二章 VHDL语言基础
主 讲 人：唐浦华 单 位：机械工程与自动化学院
本章目录
2.0 2.1 2.2 2.3 2.4 2.5 2.6 2.7 2.8 2.9 前言 硬件描述语言描述 VHDL程序基本结构 VHDL程序主要构件 VHDL数据类型 运算符 VHDL数据对象 VHDL基本语句 测试基准 VHDL程序的其它构件
名为“stru”
library ieee; use ieee.std_logic_1164.all; entity FA is port (x, y, ci : in std_logic; s, co : out std_logic); end FA;
architecture behav of FA is begin process ( x, y, ci) variable n: integer; constant sum_vector : std_logic_vector (0 to 3):=“0101”; constant carry_vector : std_logic_vector(0 to 3):=“0011”; begin n:=0; if x= ‟1‟ then n:=n+1; end if; if y= „1‟ then n:=n+1; end if; if ci= ‟1‟ then n:=n+1; end if; s <= sum_vector (n); co <= carry_vector (n); end process; end behaL－－Very-High-Speed Integrated Circuit Hardware Description Language
主要用于描述数字系统的结构、行为、功能和
接口
前言
举例二路选择器
结构体描述
ARCHITECTURE behav OF MUX2 IS
传统描述方式 VHDL描述 库的调用
自然数，正整数 整数的子集（自然数：大于等于0的整数，正整数：大于0的整数）
字符
字符串 布尔量
ASCII码字符
字符数组（也称字符矢量） 逻辑“真”或逻辑“假”
时间
错误等级
时间单位，如fs、ps、ns、μs、ms、sec、min、hr等
NOTE，WARNING，ERROR，FAILURE
2.4 VHDL 数据类型
2.3 VHDL 程序主要构件
Example ： 端口方向：
ENTITY my_design IS IN 输入std_logic_vector(15 DOWNTO 0); PORT(d:IN 值 ； OUT 不 能 作 为 std_logic; OUT clk,reset,oe:IN 输出 值 内 容 ； INOUT q:OUT std_logic_vector(15 DOWNTO赋 0); INOUT 双向 和BUFFER不受限制 ad:INOUT std_logic_vector(15 DOWNTO 0); BUFFER 输出缓冲 int:BUFFER std_logic; as:OUT std_logic); END my_design;
END behav;
2.3 VHDL 程序主要构件
1.库
使 IEEE 库 可 库(Library)是编译后数据的集合。 调 用 IEEE 库 见 常用的库有IEEE库、STD库、WORK库。 中的程序包 Example：
LIBRARY IEEE; USE IEEE.std_logic_1164.ALL; USE IEEE.std_logic_unsigned.ALL;
1.标准数据类型
(7) Boolean（布尔） 其中以 bit， (8) Character （字符） (2) Real （实数） bit_vector,std_logic (9) String（字符串） 和std_logic_vector (3) Bit （位） (10) Time（时间） 字符要区分大小写， 最为常用。 比如高阻状态是‘ Z’， (11) Severity level (错误 (4) Bit_vector （位矢量） 而不是‘z’。 等级) (5) Std_logic（标准逻辑） (12) Natural, positive (6) Std_logic_vector 约束区间说明 : （自然数、正整数） INTEGER RANGE 100 DOWNTO 1 （标准逻辑矢量） BIT_VECTOR (3 DOWNTO 0) REAL RANGE 2.0 TO 30.0 (1) Integer （整数）