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1第8章 触发器和时序逻辑电路——基本习题解答8.4如果D 触发器外接一个异或门，则可把D 触发器转换成T 触发器，试画出其逻辑图。
解：Q n +1=D=T ⊕Q n 故D =T ⊕Q n 如题8.4图所示。
题8.4.图8.5试用T 触发器和门电路分别构成D 触发器和JK 触发器。
解：（1）T 触发器构成D 触发器Q n +1=D =T ⊕Q n ∴T =D ⊕Q n 如题8.5（a ）图所示。
题8.5（a ）图（2）T 触发器构成JK 触发器Q n +1=n n n n Q K Q J Q T Q T +=+=T ⊕Q n ∴T =n n n n n KQ Q J Q Q K Q J +=⊕+)(如题8.5（b ）图所示。
题8.5（b ）图8.6逻辑电路如题8.6图（a ）所示，设初始状态Q 1=Q 2=0，试画出Q 1和Q 2端的输出波形。
时钟脉冲C 的波形如题8.6图（b ）所示，如果时钟频率是4000Hz ，那么Q 1和Q 2波形的频率各为多少？题8.6图（a ） 题8.6图（b ）解：JK 触发器构成了T ′触发器，逻辑电路为异步加法计数，Q 1和Q 2端的输出波形如题CP228.6图（c ）所示。
Q 1输出波形为CP 脉冲的二分频，Q 2输出波形为CP 脉冲的四分频。
如果CP 脉冲频率为4000Hz ，则Q 1波形的频率是2000Hz ；Q 2波形的频率是1000Hz 。
题8.6图（c ）8.8试列出题8.8图所示计数器的状态表，从而说明它是一个几进制计数器。
题8.8图解：F 0：J 0=21Q Q ，K 0=1F 1：J 1=Q 0，K 1=20=Q 0+Q 2 F 2：QJ 2=K 2=1假设初态均为0，分析结果如题8.8图（a ）所示，Q 2Q 1Q 0经历了000-001-010-011-100-101-110七种状态，因此构成七进制异步加法计数器。
题8.8图（a ）8.9试用主从型JK 触发器组成两位二进制减法计数器，即输出状态为“11”、“10”、“01”、Q Q Q3“00”。
触发器及时序逻辑电路课堂练习一、填空题1．触发器具有 个稳定状态，在输入信号消失后，它能保持 不变。
2.”与非”门构成的基本RS 触发器，输入端是 和 ；输出端是 和 ，将 称为触发器的“0”状态， 称为触发器的“1”状态。
3.”与非”门构成的基本RS 触发器D R =1，, D S =0 时．其输出状态为 。
4．触发器电路中，D S 端、D R 端可以根据需要预先将触发器 ，而不受 的同步控制。
5．同步RS 触发器状态的 与 同步。
6.在时钟脉冲的控制下，JK 触发器根据输入信号J 、K 的不同情况，具有 、 、 和 功能。
7.在时钟脉冲下，JK 触发器输入端J=0，K=1时，触发器状态为 ；J=1、K=1时，触发器状态随CP 脉冲的到来而 。
8.在时钟脉冲的控制下，D 触发器具有 的功能。
9.在CP 脉冲到来后，D 触发器的状态与其 的状态相同。
10.在时钟脉冲控制下T 触发器具有 、 功能。
11.T 触发器受T 端输入信号控制，T= 时，不计数；T= 时计数，因此，它是一种可控的计数器。
12.寄存器是一种用来暂时存放 数码的数字逻辑部件，主要由 构成。
13.寄存器中，一个触发器可以存放 位二进制代码，要存放N 位二进制代码，就要有 个触发器。
14.寄存器分为 和 。
15.移位寄存器分为___________和_________。
二、单项选择题1.JK 触发器不具备（ ）功能。
A 置0B 置1C 计数D 模拟2. JK触发器的特征方程为（）A Q1+n=J Q n+K Q nB .Q1+n=J Q n+K Q nC Q1+n=J Q n+K Q nD .Q1+n= J Q n+K Q n3.当（）时，触发器翻转，每来一个CP脉冲，触发器的状态都要改变一次。
A J=0，K=0B J=0，K=1C J=1，K=0D J=1，K=14.（）触发器是JK触发器在J≠K条件下的特殊情况的电路。
A.DB. TC.RS5.（）触发器是JK触发器在J=K条件下的特殊情况的电路。
1第十三章 触发器和时序逻辑电路13.1重点内容提要时序逻辑电路由组合逻辑电路和具有记忆作用的触发器构成。
时序逻辑电路的特点是：其输出不仅仅取决于电路的当前输入，而且还与电路的原来状态有关。
1． 双稳态触发器双稳态触发器的特点：1）.有两个互补的输出端 Q 和Q 。
2）．有两个稳定状态。
“1”状态和“0” 状态。
通常将 Q = 1和Q = 0 称为“1”状态，而把Q = 0和Q = 1称为“0” 状态。
3）．当输入信号不发生变化时，触发器状态稳定不变。
4）．在一定输入信号作用下，触发器可以从一个稳定状态转移到另一个稳定状态。
按其逻辑功能，触发器可分为：RS 触发器，JK 触发器、D 触发器、T 触发器和T ’触发器。
各时钟控制触发器的逻辑符号和逻辑功能见表13.1.1： 表13.1.1钟控制触发器的逻辑符号和逻辑功名称 逻辑符号次态方程RS 触发器Q R S Q n +=+1=⋅S R 0 （约束方程）JK 触发器1n n n Q JQ KQ +=+D 触发器D Q n =+1T 触发器1n n Q T Q +=⊕T ’ 触发器1n n Q Q +=把一种已有的触发器通过加入转换逻辑电路，可以转换成为另一种功能的触发器。
2．同步时序逻辑电路的分析同步时序逻辑电路的分析步骤如下：1．由给定的逻辑电路图写出下列各逻辑方程式： （1）各触发器的特性方程。
（2）各触发器的驱动方程。
（3）时序电路的输出方程。
2．将驱动方程代入相应触发器的特性方程，求得电路的状态方程（或次态方程）。
3．根据状态方程和输出方程，列出该时序电路的状态表，画出状态转换图或时序图。
4．根据电路的状态转换图说明该时序逻辑电路的逻辑功能。
3．典型的时序逻辑电路在数字系统中，最典型的时序逻辑电路是寄存器和计数器。
1）寄存器寄存器是用来存储数据或运算结果的一种常用逻辑部件。
寄存器的主要组成部分是在双稳态触发器基础上加上一些逻辑门构成。
第十三章触发器和时序逻辑电路13.1重点内容提要时序逻辑电路由组合逻辑电路和具有记忆作用的触发器构成。
时序逻辑电路的特点是：其输出不仅仅取决于电路的当前输入，而且还与电路的原来状态有关。
1．双稳态触发器双稳态触发器的特点：1）.有两个互补的输出端Q 和Q。
2）．有两个稳定状态。
“1”状态和“0” 状态。
通常将Q = 1和Q= 0 称为“1”状态，而把Q = 0和Q = 1称为“0” 状态。
3）．当输入信号不发生变化时，触发器状态稳定不变。
4）．在一定输入信号作用下，触发器可以从一个稳定状态转移到另一个稳定状态。
按其逻辑功能，触发器可分为：RS触发器，JK触发器、D触发器、T触发器和T’触发器。
各时钟控制触发器的逻辑符号和逻辑功能见表13.1.1：把一种已有的触发器通过加入转换逻辑电路，可以转换成为另一种功能的触发器。
2．同步时序逻辑电路的分析同步时序逻辑电路的分析步骤如下：1．由给定的逻辑电路图写出下列各逻辑方程式： （1）各触发器的特性方程。
（2）各触发器的驱动方程。
（3）时序电路的输出方程。
2．将驱动方程代入相应触发器的特性方程，求得电路的状态方程（或次态方程）。
3．根据状态方程和输出方程，列出该时序电路的状态表，画出状态转换图或时序图。
4．根据电路的状态转换图说明该时序逻辑电路的逻辑功能。
3．典型的时序逻辑电路在数字系统中，最典型的时序逻辑电路是寄存器和计数器。
1）寄存器寄存器是用来存储数据或运算结果的一种常用逻辑部件。
寄存器的主要组成部分是在双稳态触发器基础上加上一些逻辑门构成。
按功能分，寄存器分为数码寄存器和移位寄存器。
移位寄存器是既能寄存数码，又能在时钟脉冲的作用下使数码向高位或向低位移动的逻辑功能部件。
通常有左移寄存器、右移寄存器、双向移位寄存器和循环移位寄存器。
移位寄存器可实现数据的串行、并行转换，数据的运算和数据的处理等。
2）计数器计数器是一种对输入脉冲数目进行计数的时序逻辑电路，被计数的脉冲信号称为计数脉冲。
触发器及时序逻辑电路电子教案第一章：触发器的基本概念1.1 触发器的定义1.2 触发器的作用1.3 触发器的分类1.4 触发器的重要特性第二章：基本触发器2.1 RS触发器2.2 NS触发器2.3 D触发器2.4 JK触发器2.5 T触发器2.6 触发器之间的转换第三章：触发器的功能仿真与验证3.1 触发器的功能仿真工具3.2 触发器的功能仿真步骤3.3 触发器的功能验证方法3.4 触发器功能仿真与验证实例第四章：时序逻辑电路的基本概念4.1 时序逻辑电路的定义4.2 时序逻辑电路的作用4.3 时序逻辑电路的分类4.4 时序逻辑电路的重要特性第五章：计数器与寄存器5.1 计数器的基本概念5.2 计数器的分类5.3 寄存器的基本概念5.4 寄存器的分类5.5 计数器与寄存器的设计实例第六章：触发器的实际应用6.1 触发器在数字电路设计中的应用6.2 触发器在通信系统中的应用6.3 触发器在计算机系统中的应用6.4 触发器在其他领域的应用第七章：时序逻辑电路的设计方法7.1 时序逻辑电路的设计流程7.2 状态编码的设计方法7.3 时序逻辑电路仿真与验证7.4 时序逻辑电路设计实例第八章：触发器与时序逻辑电路的故障分析与检测8.1 触发器与时序逻辑电路的常见故障8.2 故障原因分析8.3 故障检测方法8.4 故障检测与排除实例第九章：触发器及时序逻辑电路的发展趋势9.1 新型触发器的研究与发展9.2 新型时序逻辑电路的研究与发展9.3 触发器及时序逻辑电路在未来的应用前景9.4 发展趋势对教学与研究的启示第十章：总结与展望10.1 触发器及时序逻辑电路的重要性和应用领域10.2 学习过程中的挑战与收获10.3 对未来学习的展望10.4 对触发器及时序逻辑电路研究的期望重点和难点解析第五章：计数器与寄存器计数器与寄存器的设计实例第六章：触发器的实际应用触发器在数字电路设计中的应用触发器在通信系统中的应用触发器在计算机系统中的应用触发器在其他领域的应用第七章：时序逻辑电路的设计方法状态编码的设计方法时序逻辑电路仿真与验证时序逻辑电路设计实例故障原因分析故障检测方法故障检测与排除实例第九章：触发器及时序逻辑电路的发展趋势新型触发器的研究与发展新型时序逻辑电路的研究与发展触发器及时序逻辑电路在未来的应用前景发展趋势对教学与研究的启示对于每个重点环节的详细补充和说明如下：第五章：计数器与寄存器设计实例应重点讲解如何根据需求确定计数器或寄存器的类型、状态机的设计、输入输出关系的确定，以及如何进行真值表和状态转换表的编写。
第十三章时序逻辑电路习题及答案一、填空题1、数字逻辑电路常分为组合逻辑电路和两种类型。
2、时序逻辑电路是指任何时刻电路的稳定输出信号不仅与当时的输入信号有关，而且与有关。
3、时序逻辑电路由两大部分组成。
4、时序逻辑电路按状态转换来分，可分为两大类。
5、时序逻辑电路按输出的依从关系来分，可分为两种类型。
6、同步时序电路有两种分析方法，一种是另一种是。
7、同步时序电路的设计过程，实为同步时序电路分析过程的过程。
8、计数器种类繁多，若按计数脉冲的输入方式不同，可分两大类。
9、按计数器进制不同，可将计数器分为。
10、按计数器增减情况不同，可将计数器分。
11、二进制计数器是逢二进一的，如果把n个触发器按一定的方式链接起来，可枸成。
12、一个十进制加法计数器需要由 J-K触发器组成。
13、三个二进制计数器累计脉冲个数为；四个二进制计数器累计脉冲个数为。
14、寄存器可暂存各种数据和信息，从功能分类，通常将寄存器分为。
15、数码输入寄存器的方式有；从寄存器输出数码的方式有。
16、异步时序逻辑电路可分为和。
17、移位寄存器中，数码逐位输入的方式称为。
18、计数器可以从三个方面进行分类：按__ _ _方式，按_________________方式，按______________方式。
19、三位二进制加法计数器最多能累计__个脉冲。
若要记录12个脉冲需要___个触发器。
20、一个四位二进制异步加法计数器，若输入的频率为6400H Z，在3200个计数脉冲到来后，并行输出的频率分别为______H Z，_____ H Z，____ H Z，_____ H Z。
一个四位二进制加法计数器起始状态为1001，当最低位接收到4个脉冲时，各触发器的输出状态是：Q0为__；Q1为__；Q2为__；Q3为__。
21、时序逻辑电路的特点是：任意时刻的输出不仅取决于______________，而且与电路的______有关。
22、寄存器一般都是借助有________功能的触发器组合起来构成的，一个触发器存储____二进制信号，寄存N位二进制数码，就需要__个触发器。
第13章触发器及时序逻辑电路习题第十三章触发器和时序逻辑电路13.1重点内容提要时序逻辑电路由组合逻辑电路和具有记忆作用的触发器构成。
时序逻辑电路的特点是：其输出不仅仅取决于电路的当前输入，而且还与电路的原来状态有关。
1．双稳态触发器双稳态触发器的特点：1）.有两个互补的输出端Q 和Q。
2）．有两个稳定状态。
“1”状态和“0” 状态。
通常将Q = 1和Q= 0 称为“1”状态，而把Q = 0和Q = 1称为“0” 状态。
3）．当输入信号不发生变化时，触发器状态稳定不变。
4）．在一定输入信号作用下，触发器可以从一个稳定状态转移到另一个稳定状态。
按其逻辑功能，触发器可分为：RS触发器，JK触发器、D触发器、T触发器和T’触发器。
各时钟控制触发器的逻辑符号和逻辑功能见表13.1.1：名称逻辑符号次态方程RS触发器Q R+1=Q n+S⋅SR0=（约束方程）JK触发器1n n n+=+Q JQ KQD触发器D+1Q n=+=⊕T触发器1n nQ T Q+=T’触发器1n nQ Q把一种已有的触发器通过加入转换逻辑电路，可以转换成为另一种功能的触发器。
2．同步时序逻辑电路的分析同步时序逻辑电路的分析步骤如下：1．由给定的逻辑电路图写出下列各逻辑方程式： （1）各触发器的特性方程。
（2）各触发器的驱动方程。
（3）时序电路的输出方程。
2．将驱动方程代入相应触发器的特性方程，求得电路的状态方程（或次态方程）。
3．根据状态方程和输出方程，列出该时序电路的状态表，画出状态转换图或时序图。
4．根据电路的状态转换图说明该时序逻辑电路的逻辑功能。
3．典型的时序逻辑电路在数字系统中，最典型的时序逻辑电路是寄存器和计数器。
1）寄存器寄存器是用来存储数据或运算结果的一种常用逻辑部件。
寄存器的主要组成部分是在双稳态触发器基础上加上一些逻辑门构成。
按功能分，寄存器分为数码寄存器和移位寄存器。
移位寄存器是既能寄存数码，又能在时钟脉冲的作用下使数码向高位或向低位移动的逻辑功能部件。
通常有左移寄存器、右移寄存器、双向移位寄存器和循环移位寄存器。
移位寄存器可实现数据的串行、并行转换，数据的运算和数据的处理等。
2）计数器计数器是一种对输入脉冲数目进行计数的时序逻辑电路，被计数的脉冲信号称为计数脉冲。
计数器除计数外，还可以实现定时、分频等，在计算机及数字系统中应用极广。
计数器种类很多，通常有如下不同的分类方法。
（1）按逻辑功能可分为加法计数器、减法计数器和可逆计数器。
（2）按计数进制可分为二进制计数器、十进制计数器和任意进制计数器等。
（3）按工作方式可分为同步计数器和异步计数器。
集成电路74161型四位同步二进制计数器图13.1.1为74161型四位同步二进制可预置计数器的外引线排列图及其逻辑符号，其中D R 是异步(a ) 外引线排列图 (b ) 逻辑符号图13.1.1 74161型四位同步二进制计数器清零端，LD 是预置数控制端，0123A A A A 是预置数据输入端，EP 和ET 是计数控制端，Q 3Q 2Q 1Q 0是计数输出端，RCO 是进位输出端。
74161型四位同步二进制计数器具有以下功能：① 异步清零。
D R 0时，计数器输出被直接清零，与其他输入端的状态无关。
② 同步并行预置数。
在D R =1条件下，当LD =0且有时钟脉冲CP 的上升沿作用时，3A 、2A 、1A 、0A 输入端的数据3d 、2d 、1d 、0d 将分别被3Q 、2Q 、1Q 、0Q 所接收。
③ 保持。
在D R LD ==1条件下，当=⋅EP ET 0，不管有无CP 脉冲作用，计数器都将保持原有状态不变。
需要说明的是，当=EP 0，=ET 1时，进位输出RCO 也保持不变；而当=ET 0时，不管EP 状态如何，进位输出RCO =0。
④ 计数。
当D R LD EP ET ====1，且有时钟脉冲CP 的上升沿作用时，74161处于计数状态。
集成电路74LS290异步十进制计数器。
其外引线排列图如图13.1.2所示。
它由一个一位二进制计数器和一个异步五进制计数器组成。
如果计数脉冲由0CP 端输入，输出由0Q 端引出，即得二进制计数器；如果计数脉冲由1CP 端输入，输出由123Q Q Q 引出，即是五进制计数器；如果将0Q 与1CP 相连，计数脉冲由0CP 输入，输出由0123Q Q Q Q 引出，即得8421码十进制计数器。
因此，又称此电路为二-五-十进制计数器。
当复位输入==)2(0)1(0R R 1，且置位输入=⋅)2(9)1(9S S 0时，74LS290的输出被直接清零；只要置位输入==)2(9)1(9S S 1，则74LS290的输出将被直接置9，即3210Q Q Q Q =1001；只有同时满足=⋅)2(0)1(0R R 0和=⋅)2(9)1(9S S 0时，才能在计数脉冲(下降沿)作用下实现二-五-十进制加法计数。
图13.1.2 74LS290异步十进制计数器4．通用集成定时器555通用集成定时器555是一种将模拟电路和数字逻辑电路巧妙地组合在一起的中规模集成电路。
通用集成定时器的内部逻辑电路图如图13.3.3所示，它由三个电阻值为5 k Ω的电阻组成的分压器、两个比较器1C 和2C 、基本RS 触发器、输出级和放电管等五部分组成。
图13.3.3 555集成定时器的内部逻辑电路图555定时器功能如表13.1.2所示。
表13.1.2 555定时器功能表输 入输 出复位D R '1I u2I u输出o u 晶体管T 0××0 导通 1 CC 23U > CC 13U > 0 导通 1 CC 23U < CC 13U < 1 截止 1CC 23U < CC 13U > 保持保持555定时器外加少量的阻容元件就可以组成性能稳定而精确的多谐振荡器、单稳电路、施密特触发器等，应用十分广泛。
13．2典型题解例1：画出与非门构成的基本 R S 触发器,Q Q 的波形，,D D S R 的波形如图13.2.1所示。
图13.2.1基本 R S 触发器波形，,D D S R 的波形解: 画出与非门构成的基本 R S 触发器,Q Q 的波形，如图13.2.2所示。
图13.2.2 例1的波形图例2 如图13.2.3所示，运用基本SR 锁存器消除机械开关触点抖动引起的脉冲输出。
图13.2.3例2的图解:运用基本SR锁存器消除机械开关触点抖动引起的脉冲输出的电路如图13.2.4所示。
图13.2.4例2的电路图和波形图例3：画出如图13.2.5所示的输入信号下，钟控R S触发器,Q Q的输出波形（设Q的初始态为“0”态）13.2.5例3的输入波形图解:C P高电平时触发器状态由R、S确定。
钟控R S触发器,Q Q的输出波形如图13.2.6所示。
13.2.6例3的钟控R S触发器,Q Q的输出波形图例4设下降沿触发的JK触发器时钟脉冲和J、K信号的波形,如图13.2.7所示试画出输出端Q的波形。
设触发器的初始状态为0。
13.2.7例4的输入波形图解: 输出端Q的波形如图13.2.8所示。
13.2.8例4的触发器Q的输出波形图例5分析图13.2.9所示的同步时序逻辑电路的功能。
图13.2.9例5的逻辑电路图解：该电路的存储电路由J-K 触发器构成，组合电路由门电路构成，属于Mealy 型时序逻辑电路。
分析过程如下：1．写出时序电路的各逻辑方程式（1）这是一个同步时序电路，故时钟方程可以不写 （2）时序电路的驱动方程111J K == 221n J K X Q ==⊕（3）时序电路的输出方程。
12121212n n n n n n n nZ XQ Q XQ Q XQ Q XQ Q ==+2．将驱动方程代入J-K 触发器特性方程，得到状态方程12121211111()()11n n n n n n n n n Q X Q Q X Q Q Q Q Q Q++=⊕+⊕=⋅+⋅=3．列出该时序电路的状态表，画出状态转换图和时序图状态表的列法是：先填入现态Q 2n Q 1n 以及输入X 的的所有取值组合，然后将每一种取值组合值分别代入输出方程及状态方程，求出相应的输出值Z 和次态值Q 2n+1、Q 1n+1。
由此可得到状态表如表13.2.1所示。
根据状态表可以画出状态图如图13.2.10所示，电路的工作波形如图13.2.11示。
现态Q 2n Q 1n 次态Q 2n+1Q 1n+1/输出Z X=0 X=1 00 01/0 11/1 01 10/0 00/0 10 11/0 01/011 00/1 10/000 0111 10图13.2.10 例5的状态图CP X Q 2 Q 1 Z图13.2.11 例5电路的工作波形4．电路的逻辑功能分析由状态图可知，例5中的逻辑电路是一个二进制可逆计数器。
输入X 为低电平（X=0）时，计数器将由初态00开始加计数。
每来一个计数脉冲，计数器加1，依次为00→01→10→11。
当计数器累加4个脉冲后，其状态由11变为00，并产生一个进位脉冲（Z=1）。
当输入为高电平（X=1）时，计数器将由初态11开始减计数。
每来一个脉冲，计数器减1，依次为11→10→01→00。
当计数器累减4个脉冲后，其状态由00变为11，产生一个借位脉冲（Z=1）。
这样，我们把输入X 称为加减控制信号，CP 称为计数脉冲，于是Z 就是进位（X=0时）或者借位（X=1）信号。
因此，图13.2.9是一个在X 控制下的对CP 脉冲既能加计数又能减计数的模4可逆计数器。
图13.2.11中，画出了减计数情况下电路的工作波形。
例6 用74LVC161构成九进制加计数器。
解：九进制计数器应有9个状态，而74 LVC 161在计数过程中 有16个状态。
如果设法跳过多余的7个状态，则可实现模9计数器。
(1) 反馈清零法用74LVC161构成九进制加计数器如图13.2.12所示。
图13.2.12 例6电路图各状态图(2) 反馈置数法一X/Z1/0 0/0 0/0 0/01/01/00/1 1/100100110 0000 0101 0100 00110001 1000 0111 1001Q 3Q 2Q 1Q 0用74LVC161构成九进制加计数器如图13.2.13所示。
图13.2.13例6电路图反馈置数法二用74LVC161构成九进制加计数器如图13.2.14所示。
图13.2.14例6电路图例7图13.2.15所示为用555定时器组成的液位监控电路，当液面低于正常值时，监控器发声报警。
①说明监控报警的原理。
②计算扬声器发声的频率。
解：①图13.2.15所示电路是由555定时器组成的多谐振荡器，其振荡频率由R1、R2和C的值决定。
