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触发器是构成时序逻辑电路的基本单元

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电子电路基础知识(考题)

电子电路基础知识(考题)

电子电路基础知识--测试第一篇电子电路基础知识一、判断题（正确的打√，错误的打×）1、射极输出器不具有电压放大作用。

（√）2、普通二极管反向击穿后立即损坏，因为击穿是不可逆的。

（√）3、在三种功率放大电路中，效率最高是的甲类功放。

（×）说明：效率最高是的乙类功放.4、逻辑电路中“1”比“0”大。

（×）说明：逻辑电路中“1”与“0”不存在大小之分。

5、石英晶体振荡器的主要优点是振荡频率稳定性高。

（√）6、直流放大器只能放大直流信号。

（√）7、在基本放大电路中，若静态工作点选择过高，容易出现饱和失真。

（√）8、振荡器的负载变动将影响振荡频率稳定性（×）9、直流放大器是放大直流信号的，它不能放大交流信号（√）10、差动放大器如果注意选择元件，使电路尽可能对称，可以减小零点漂移（√）11、放大器具有正反馈特性时，电路必然产生自激振荡（×）12、多级放大器的通频带比组成它的各级放大器的通频带窄，级数愈少，通频带愈窄（×）说明：级数愈少，通频带愈宽。

13、晶体三极管的发射区和集电区是由同一类型半导体构成的，所以e极和c极可以互换使用（×）14、在外电场作用下，半导体中同时出现电子电流和空穴电流。

（×）15、少数载流子是自由电子的半导体称为P型半导体。

（×）16、晶体二极管击穿后立即烧毁。

（×）17、用万用表测二极管正向电阻，插在万用表标“+”号插孔的测试棒（通常是红色棒）所连接的二极管的管脚是二极管正极，另一为负极。

（×）18、晶体三极管的发射区和集电区是由同一类半导体（P型或N型）构成的，所以极e和c极可以互换使用。

（×）19、PNP三极管处于截止状态时，发射结正偏（×）20、晶体三极管具有能量放大功能。

（×）21、当集电极电流值大于集电极最大允许时，晶体三极管一定损坏。

时序逻辑电路设计与分析(完整电子教案)

时序逻辑电路设计与分析(完整电子教案)
(a)同步D触发器(b)同步JK触发器
图8.20具有异步控制端的同步触发器
【训练与提高】
制作一个时钟电路中的分钟校时电路。
工作原理：时钟电路中的分钟校时电路有按键控制，按键按一次（阐述有效信号，打开门电路），门电路输出将改变N次状态，其中N此变化（变化快门）由输入的时钟信号决定。同时该电路中具有秒钟输入信号。其参考电路如下图8.21所示。试搭建调试电路，分析其工作过程。
时序逻辑电路设计与分析（完整电子教案）
8.
触发器(flip flop)是构成时序逻辑电路的基本单元，能记忆、存储一位二进制信息，触发器也称双稳态触发器，它有两种稳定输出工作状态，即分别输出1和输出0的状态。在无输入信号作用时，这种状态是稳定的；而当输入信号到来并满足一定逻辑关系时，输出端的状态将迅速变化，能从一种稳定状态转换到另一种稳定状态。
三、RS触发器在机械开关去抖上的应用
通常按键开关为机械弹性开关，当机械触点断开、闭合时，电压信号小型如图8.6。由于机械触点的弹性作用,一个按键开关在闭合时不会马上稳定地接通,在断开时也不会一下子断开。因而在闭合及断开的瞬间均伴随有一连串的抖动，如下图。抖动时间的长短由按键的机械特性决定，一般为5ms～10ms。这是一个很重要的时间参数，在很多场合都要用到。
【训练与提高】
搭建2组按键去抖动电路，并用示波器观察输出结果。
8.
【项目任务】
测试如下电路，改变A、B状态，观察LED1和LED2的变化，并建立真值表。
图8.8测试电路(multisim)
【信息单】
基本RS触发器属于无时钟触发器，触发器状态的变换由 、 端输入信号直接控制。在实际工作中，触发器的工作状态不仅由输入决定，而且还要求触发器按一定的节拍翻转，为此需要加入一个时钟控制端CP，只有在CP端上出现时钟脉冲时，触发器的状态才能变化。带有时钟信号的触发器叫时钟触发器，又称同步触发器。

数电第4章触发器课件

数电第4章触发器课件

与该当前的输入信号有关，而且与此前电路的状态有关。
结构特征:由组合逻辑电路和存储电路组成,电路中存在反馈。 锁存器和触发器是构成时序逻辑电路的基本逻辑单元 。
2
4.1 概述 一、触发器的概念及特点 １.概念：
FF: (Flip-Flop, 简称FF)能够存储１位二进制信号 的基本单元电路。
２.特点： （１）有两个稳定的状态：０状态和１状态。 （２）在触发信号控制下，根据不同输入信号可置成 0或1状态。 （触发信号为时钟脉冲信号）
第4章 触发器
4.1 概述
4.2 基本SR触发器（SR锁存器）
4.3 同步触发器（电平触发）
4.4 主从触发器（脉冲触发）
4.5 边沿触发器（边沿触发） 4.6 触发器的逻辑功能及描述方法 4.7 集成触发器 4.8 触发器应用举例
作业题
【5】【6】【8】【11】
1
时序逻辑电路与锁存器、触发器： 时序逻辑电路: 工作特征：时序逻辑电路的工作特点是任意时刻的输出状态不仅
1、电路结构 以基本SRFF为基础，增加两个与非门。
置1端 时钟信号 (高电平有效) （同步控制）
置 0端 (高电平有效)
图4-5 同步SRFF
13
2、工作原理
分析CLK=0时： 有 SD’ =RD’=1， 则Q、Q’不变。 分析CLK=1时： （1）S=R=0时，有SD’ =RD’=1：Q、Q’不变(保持原态） （2）S =0, R=1：输出Q=0, Q’=1 （置0状态） （3）S =1, R=0：Q=1, Q’=0 （置1状态） （4）S=R=1：Q=Q’=1（未定义状态）
t t
1
主
O
Q
从
O
图4-13 主从JKFF波形

电工电子复习试题及答案

电工电子复习试题及答案

电工电子复习试题及答案一填空题1、已知图中U 1＝2V ，U 2＝-8V ，则U AB ＝-10V 。

2、电路及已知如图所示，电路中的电流I= 1 A ，电压U= 20 V 。

3、直流电路如图所示，R 1所消耗的功率为2W ，则R 2的阻值应为2 Ω。

4、我国工业交流电采用的标准频率是50 Hz 。

5、在直流电路中，电感可以看作短路，电容可以看作断路。

6、某三相对称电源作Y 形联接后对外供电，若电源线电压为380伏，则相电压为220 伏。

7、已知电流A )20314sin(230 A,)30314sin(22021?-=?+=ti t i 。

则电流i1的相位超前电流i2的相位。

8、表征正弦交流电振荡幅度的量是它的最大值；表征正弦交流电随时间变化快慢程度的量是角频率；表征正弦交流电起始位置时的量称为它的初相。

9、在RLC 串联电路中，已知电流为5A ，电阻为30Ω，感抗为40Ω，容抗为80Ω，那么电路的阻抗为50Ω，该电路为容性电路。

电路中吸收的有功功率为750W ，吸收的无功功率为1000VAR 。

10、已知负载的电压与电流相量为200=U∠120°V ，20=I ∠30°A 。

则负载的复阻抗等于10 Ω，是电感性质的复阻抗。

11、三相异步电动机主要由定子和转子两大部分组成。

电机的铁心是由相互绝缘的硅钢片叠压制成。

电动机的定子绕组可以联接成三角形或星型两种方式。

12、异步电动机的旋转磁场方向与通入定子绕组中三相电流的相序有关。

异步电动机的转动方向与旋转磁场的方向相同。

旋转磁场的转速决定于旋转磁场的磁极对数和电源频率。

13、NPN 型三极管工作在放大区时，电位最高是集电极，电位最低的是发射极。

14、二极管最重要的特性是单向导电性。

15、时序逻辑电路主要包含计数器和寄存器两大类型，其原理电路由触发器和门电路构成。

16、放大电路应遵循的基本原则是：发射结正偏；集电结反偏。

一个NPN 三极管发射结和集电结都处于正偏，则此三极管处于饱和状态；其发射结和集电结都处于反偏时，此三极管处于截止状态17、如图所示的逻辑符号是或门电路。

数电复习资料

数电复习资料

一、判断1.一个触发器可保存1位二进制数，因此，存放4位二进制数时需要4个触发器。

（）2．如时序逻辑电路中的存储电路受同一个时钟脉冲控制，则为同步时序逻辑电路。

（）3．对于二进制正数，原码、反码和补码都相同。

（）4．在数字电路中，半导体器件都工作在开关状态。

（）5．单稳态触发器可作时钟脉冲信号源使用。

（）6．十进制整数转换为二进制数的方法是采用“除2取余法”。

（）7．异或门两个输入相同时，输出高电平。

（）8．对于或非门的闲置输入端可直接接地或低电平。

（）9．同步触发器具有空翻现象。

（）10．T 触发器只有翻转功能。

（）11．触发器具有记忆功能。

（）12．每个触发器有一个稳定状态，存放4位二进制数时需要4个触发器。

（）13．和异步计数器相比，同步计数器的显著优点是工作频率高。

（）14．边沿触发器输出状态的改变只发生在时钟脉冲上升沿或下降沿到达时刻，因此，边沿触发器具有很强的抗干扰能力。

（）15．集电极开路门的输出端可并联实现线与逻辑。

（）16．多谐振荡器只有两个暂稳态。

（）17．十进制数45的8421BCD码是101101。

（）18．同或门两个输入相同时，输出高电平。

（）19．对于与非门的闲置输入端可直接接电源或高电平。

（）20．对于二进制数负数，补码和反码相同。

（）21．组合逻辑电路在结构上不存在输出到输入之间的反馈通路,因此输入状态不会影响输出状态。

（）22．对于或非门，只要有一个输入为高电平，则输出就为0（低电平），所以对或非门多余输入端的处理不能接1（高电平）。

（）23．如图所示电路的输出F=A+B。

（）24．一个班级有45位学生，现采用二进制编码器对每位学生进行编码，则编码器输出至少5位二进制数才能满足要求。

（）25．优先编码器只对优先级别高的输入信号编码，而对级别低的输入信号不予理睬。

（）26．用74LS138的译码器构成的函数发生器电路如图所示,由图可知其输出所表示的函数式为L=CB A+CB A+CB A。

触发器、时序逻辑电路

触发器、时序逻辑电路

第12 章习题12-1填空题1. 数字电路分为组合逻辑和时序逻辑两大类。

2. 时序逻辑电路的输出取决于输入状态和输入前的输出状态，因此电路具有记忆功能。

触发器是构成时序逻辑电路的基本单元，其本身也由门电路构成，但其中包含有反馈环节，因此它是时序逻辑电路的基本单元。

3. 集成触发器的置1端可以根据需要预先将触发器置1，置0 端可以根据需要预先将触发器置0，而不受时序脉冲的同步控制。

4. 计数器统计的是CP脉冲的个数，它有3种分类方法，按计数进位不同，分为二进制、十进制和任意进制计数器；按计数规律不同，分为加法、减法和可逆计数器；按计数器中触发器翻转是否同步分为同步计数器和异步计数器，其中同步计数器的计数速度较快。

5. 寄存器是一种能够接收、暂存、传递数码或指令等信息的逻辑部件，它一般由触发器构成，且每个触发器只能存储1 位二进制信息。

6. 半导体存储器有两种，一种称为随机存取存储器，简称RAM；另一种称为只读存储器，简称ROM。

7. 存储器的存储容量是指存储器能够存储0 和1 的个数，一般用字数×位数来表示。

字数指字线的数目，位数指数据线的总的数目。

8. 移位寄存器按移位方向的不同分为左移寄存器、右移寄存器和双向移位寄存器。

9. 在所有触发器中，JK 触发器的逻辑功能是最完善的，它没有同步触发器的空翻现象，也没有同步触发器状态不定的现象，而且比D触发器和T触发器的功能齐全。

10. JK触发器的逻辑功能是J=0，K=0时，Q=0 ；J=0，K=1时，Q=0 ；J=1，K=0时，Q=1 ；J=1，K=1时，翻转。

输入信号过后保持输入信号到来时的功能称为记忆功能，翻转功能称为计数功能。

11. D触发器的逻辑功能可概括为输出端Q的状态永远与输入端D的状态相同，但在画波形图时应为D触发器的Q态与输入端的D态相同。

12. RS触发器的逻辑功能可概括为：R端和S端同时无效时，触发器保持原状态；R端和S端同时有效时，触发器处于不定状态；R端有效，S端无效时，触发器处于1状态；R端无效，S端有效时，触发器处于0 状态。

实验四 基本RS触发器和D触发器

实验四 基本RS触发器和D触发器

实验四基本RS触发器和D触发器一、实验目的1.熟悉并验证触发器的逻辑功能；2.掌握RS和D触发器的使用方法和逻辑功能的测试方法。

二、实验预习要求1．预习触发器的相关内容；2．熟悉触发器功能测试表格。

三、实验原理触发器是一个具有记忆功能的二进制信息存储器件，是构成多种时序电路的最基本逻辑单元。

触发器具有两个稳定状态，即“0”和“1”，在一定的外界信号作用下，可以从一个稳定状态翻转到另一个稳定状态。

1．基本RS触发器图实验4.1为由两个与非门交叉耦合构成的基本RS触发器。

基本RS触发器具有置“0”、置“1”和“保持”三种功能。

通常称S为置“1”端，因为S=0时触发器被置“1”；R端为置“0”端，因为R=0时触发器被置“0”；当S =R =1时，触发器状态保持。

基本RS触发器也可图实验4.1 基本RS触发器以用两个“或非门”组成，此时为高电平有效置位触发器。

2. D触发器D触发器的状态方程为：Q n+1=D。

其状态的更新发生在CP脉冲的边沿，74LS74（CC4013）、74LS175（CC4042）等均为上升沿触发，故又称之为上升沿触发的边沿触发器，触发器的状态只取决于时钟到来前D端的状态。

D触发器应用很广，可用做数字信号的寄存、移位寄存、分频和波形发生器等。

四、实验仪器设备1、TPE-AD数字实验箱1台2、双D触发器74LS74 2片3、四两输入集成与非门74LS00 1片4、双通道示波器 1台五、实验内容及方法1．测试基本RS 触发器的逻辑功能按图实验4.1连接电路，用两个与非门组成基本RS 触发器，输入端S 、R 接逻辑开关的输出口，输出端Q 、Q 接逻辑电平显示灯输入接口，按表实验4.1的要求测试并记录。

表实验4.1 RS 触发器的逻辑功能2．测试D（1）测试D R 、D S 的复位、置位功能。

在D R =0，D S =1作用期间，改变D 与CP 的状态，观察 Q 、Q 状态。

在D R =1，D S =0作用期间，改变D 与CP 的状态，观察Q 、Q 状态。

电子技术试题部分

电子技术试题部分

电子技术试题部分（100分）一填空题（每空1分，共20分）1.PN结具有特性。

2.三极管具有放大作用的外部条件是，。

3.集成运放的输入级一般采用放大电路。

4.二进制数1100转换成十进制是。

5.JK触发器具有，，，四种功能。

6.利用半导体材料的某种敏感特性，如特性和特性，可以制成热敏电阻和光敏电阻。

7.画放大器直流通路时，视为开路，画交流通路时，耦合电容，旁路电容，直流电压视为。

8.功率管工作在甲乙类状态的目的是。

9.理想运放的输出电阻是，输入电阻是。

10.描述逻辑函数逻辑功能的方法一般有，，，。

二选择题（每小题4分，共40分）1.测得某PNP型三极管各极电位为：UB=-3V,UE=-4V,UC=-6V,则该管工作于（）A.放大状态B.饱和状态C.截止状态2.在NPN管组成的单管共射极放大电路中，输入信号为正弦波，输出电压出现顶部被削平的失真，这种失真是（）A.饱和失真B.截止失真C.频率失真3.抑制温漂（零漂）最常用的方法是（）电路。

A.差分B.正弦C.数字4.二极管加正向电压是，其正向电流（）。

A.较小B.较大C.微小5.逻辑功能是‘全1出0，有0出1’的逻辑门是（）A.与非门B.或非门C.非门6.8421BCD编码器的输入量有（）个，输出量有（）个。

A.4B.10C.87.同步RS触发器在CP=0期间，R=S=1时，触发器状态（）。

A.置0B.置1C.保持8.三极管是一种（）半导体器件。

A.电压控制B.电流控制C.功率控制9.JK触发器在J,K端同时输入高电平，则处于（）A.保持B.置0C.翻转10.下列集成电路不属于显示译码器的是（）A.74LS744511C.74LS147三判断题(每题1分，共10分)1.二极管加正向电压时一定导通。

（）2.在半波整流电路中，接入滤波电容时的输出电压平均值UL=U2。

（）3.只要在放大电路中引入反馈就一定能使其性能得到改善。

（）4.将JK触发器的J,K端连在一起作为输入，就构成了D触发器。

第4章 集触发器学习指导

第4章 集触发器学习指导
例4.10电路如图4.10所示， 的电路是哪一些电路。
图4.10
解：对(a)电路，因为是D触发器，所以有
对(b)电路，因为是RS触发器,所以有
对(c)电路，因为是T触发器,
对(d)电路，因为是JK触发器,
因此，能实现 的电路是（b）和（d）两个电路。
知识点：复位端的作用。
例4.11由下降沿JK触发器组成的电路及其CP、J端输入波形如图4.11 所示，试画出Q端的波形(设初态为0)。
＝1， ＝0是一个稳定状态，称为1态； ＝0， ＝1是另一个稳定状态，称为0态；
其他情况如 ＝ ＝0或 ＝ ＝1，不满足互补的条件，称之为不定状态，它既不能算作0态，也不能算作1态。
2、在适当的输入信号作用下，触发器能从原来所处的一个稳态翻转成另一个稳态。
3、在输入信号取消后，能够将得到的新状态保存下来，即记忆住这一状态。
二、重点难点
本章主要内容包括：
（1）基本触发器的电路组成和工作原理。
（2）RS触发器、JK触发器、D触发器、T和T’触发器的逻辑功能以及触发器的描述方法：逻辑功能表、特性方程、驱动（激励）表、状态转移图（表）和时序（波形）图。
重点需要掌握的内容在于各类触发器的逻辑功能和逻辑功能描述方法；各种触发方式的特点、脉冲工作特性。
1．画出图P4.1所示由与非门组成的基本RS触发器输出端 、 的电压波形，输入端 、 的电压波形如图中所示。
图P4.1
2．试分析图P4.2所示电路的逻辑功能，列出真值表写出逻辑函数式。
图P4.2
3．若主从结构JK触发器CP、 、 、J、K端的电压波形如图P4.3所示，试画出Q、 端对应的电压波形。
图P4.3
10．下列触发器中，没有约束条件的是。

触发器

触发器
0 保持 状态图 翻转
1
1 0
6、T’触发器
将T触发器的T端接高电平即为T’触发器。
T’触发器的特征方程为：
Q
其功能为：
n1
TQ T Q 1 Q 1 Q Q
每来一个触发脉冲，触发器的状态翻转一次。
1、各种触发器之间的相互转换
用待求触发器的输入表示现有触发器的输入信号，从而求出转换 电路。
③用JK触发器实现T’触发器功能。
分析：JK触发器是现有触发器，而T’触发器为待求。
考虑到T’触发器是将T触发器的T端置1得到，所以只要求出T触发 器，再令T＝1即可。 解：利用上题的结论得：
+Vcc
④用D触发器实现JK触发器功能。
分析：D触发器是现有触发器，而JK触发器为待求。
3、JK触发器
由于RS触发器存在不定状态，所以应用时有局限性，为了克服这个
问题，人们更多情况下使用其他的触发器。 JK触发器的输入端有三个：时钟脉冲输入端C，控制输入端J和K。 其元件符号为：
对于边沿触发器，触发时刻有两种情形：CP的上升沿（即由0变1 的时刻）和下降沿（即由1变0的时刻）。 上面的符号分别与之对应，C端前带圈的为下降沿触发。
RS、JK、D、T和T’触发器。
触发器的基本性质：
1、有两个稳定的状态，0状态和1状态； 2、在一定外界信号作用下，可以从一个 稳定的状态翻转到另一个稳定的状态。
项目一 RS触发器
1、基本RS触发器
①电路组成和逻辑符号 基本RS触发器有两种：由与非门构成的和由或非门构成的。 我们以前者为例：
输出端在正常情形下应是完全相反的两种逻辑状态，即两个稳态。
当Q=0时，称为“0态”；当Q=1时，称为“1态”。

数字电子技术基础(杨照辉)章 (5)

数字电子技术基础(杨照辉)章 (5)

第 5 章 时序逻辑电路
3.状态转换图 状态转换图简称状态图,其主要特点是直观地描述了时序 逻辑电路的状态转换过程。 时序逻辑电路的状态图与触发器 的状态图类似,其区别在于前者状态数更多一些且标 明了输出 Z 的值。在状态图中以圆圈表示电路的各个状态,以箭头表示 状态转换方向,标在 箭头连线一侧的数字表示状态转换前输入 信号值 X 和输出值Z,以 X/Z 形式标识。
第 5 章 时序逻辑电路
5.2 时序逻辑电路的分析方法
时序逻辑电路的分析,就是对于一个给定的时序逻辑电路, 找出在输入信号及时钟信号 作用下,电路状态和输出的变化规 律,而这种变化规律通常表现在状态表、状态图或时序图 中。
第 5 章 时序逻辑电路
时序逻辑电路分析的一般步骤如下: (1)根据给定的时序逻辑电路,写出各个触发器的时钟方 程、驱动方程及电路输出方程 的逻辑表达式。 (2)求状态方程。把驱动方程代入相应触发器的特性方程, 即可求出电路的状态方程, 也就是各个触发器的状态方程。 (3)根据状态方程和输出函数表达式进行计算,列出状态表, 画出状态图或波形图。 (4)说明时序逻辑电路的逻辑功能。
第 5 章 时序逻辑电路
2.状态转换表 状态转换表是以表格的形式来描述时序逻辑电路的输入变 量、输出函数、电路的现态与 次态之间的逻辑关系。将输入 变量 X 及电路初态Qn 的所有取值代入状态方程和输出方程, 即可求出对应的电路次态Qn+1和输出Z 的数值,采用矩阵形式将 全部计算结果列成表格, 就得到状态转换表,简称状态表。它 虽然不如状态转换图表述逻辑功能直观,但可以进行状 态化简。
第 5 章 时序逻辑电路
第 5 章 时序逻辑电路
5.3.2 移位寄存器 在数字系统中,有时需要将寄存器的数据在 CP脉冲的控制

同步时序电路和异步时序电路

同步时序电路和异步时序电路

同步时序电路和异步时序电路触发器是构成时序逻辑电路的基本元件，根据电路中各级触发器时钟端的连接方式，可以将时序逻辑电路分为同步时序电路和异步时序电路。

在同步时序电路中，各触发器的时钟端全部连接到同一个时钟源上，统一受系统时钟的控制，因此各级触发器的状态变化是同时的。

在异步时序逻辑电路中，各触发器的时钟信号是分散连接的，因此触发器的状态变化不是同时进行的。

8.2.1 同步时序电路设计1．同步时序电路原理说明从构成方式上讲，同步时序电路所有操作都是在同一时钟严格的控制下步调一致地完成的。

从电路行为上讲，同步电路的时序电路共用同一个时钟，而所有的状态变化都是在时钟的上升沿（或下降沿）完成的。

例如，基本的D触发器就是同步电路，当时钟上升沿到来时，寄存器把D 端的电平传到Q输出端；在上升沿没有到来时，即使D端数据发生变化，也不会立即将变化后的数据传到输出端Q，需要等到下一个时钟上升沿。

换句话说，同步时序电路中只有一个时钟信号。

2．同步电路的Verilog HDL描述同步逻辑是时钟之间存在固定因果关系的逻辑，所有时序逻辑都在同源时钟的控制下运行。

注意，在Verilog HDL实现时并不要求同一时钟，而是同源时钟。

所谓的同源时钟是指同一个时钟源衍生频率比值为2的幂次方，且初相位相同的时钟。

例如，clk信号和其同初相的2分频时钟、4分频就是同源时钟。

（1）典型的同步描述在Verilog HDL设计中，同步时序电路要求在程序中所有always块的posedge/negedge关键字后，只能出现同一个信号名称（包括同源的信号），并且只能使用一个信号跳变沿。

下面给出一个同步时序电路的描述实例。

【例8-9】通过Verilog HDL给出一个同步的与门。

上述程序比较简单，这里就不给出其仿真结果。

（2）同步复位的描述同步复位，顾名思义，就是指复位信号只有在时钟上升沿为有效电平时，才能达到复位的效果。

否则，无法完成对系统的复位工作。

第五章触发器

第五章触发器
CP 0 1 1 1 1 R × 0 0 1 1 S × 0 1 0 1 1 0 不确定
19
Q 保持 保持
Q
0 1
CP＝1时的状态表、状态图和状态方程 ＝ 时的状态表 时的状态表、
R 0 0 1 1
R=0 S=1 R=× S=0 0 R=1 S=0 1 R=0 S=×
S 0 1 0 1
Q n＋ 1 Qn 1 0 ×
CP J
1
2
3
4
5
K Q主 Q
图 5-17 主从JK触发器的工作波形图
为了使CP下降时输出值和当时的J、K信号一致，要 求在CP=1的期间J、 K信号不变化。但实际上由于干扰 信号的影响，主从触发器的一次翻转现象仍会使触发器 产生错误动作，因此主从JK触发器数据输入端抗干扰能 力较弱。为了减少接收干扰的机会，应使CP=1的宽度尽 可能窄。
RD 0 0 0 0 1 1 1 1 SD 0 0 1 1 0 0 1 1 Qn 0 1 0 1 0 1 0 1 Qn＋1 × × 0 0 1 1 0 1
RD SD Q 0 0 × 0 1 0 1 0 1 1 1 Qn
等效 降维
10
描述方法2： 描述方法 ：次态卡诺图与状态方程
也可根据状态表画出电路输出、 也可根据状态表画出电路输出、次态之 卡诺图；写出函数表达式，就是状态方程。 卡诺图；写出函数表达式，就是状态方程。 基本RS触发器的卡诺图和状态方程是 触发器的卡诺图和状态方程是： 基本 触发器的卡诺图和状态方程是： RDSD 00 Q 0 × 1 × 01
07
基本RS触发器： 基本 触发器：学习小结 触发器
3. SD端加入负脉冲可使 n+1 = 1，称为“置 端加入负脉冲可使Q ，称为“ 端加入负脉冲， 位”或“置 1 ”端；RD端加入负脉冲，使 端 Qn+1 = 0，RD 称为“复位”或“ 清 0 ”端。 ， 称为“复位” 4. RDSD=00时，两个输出均为稳定的 状态， 状态， 时 两个输出均为稳定的1状态 但两个输出不是非的关系了；另外， 但两个输出不是非的关系了；另外，如果 出现输入从00同时变 同时变11，输出则不确定。 出现输入从 同时变 ，输出则不确定。 为了避免这个情况，要加RD＋SD＝1的输 为了避免这个情况，要加 的输 入约束条件。 入约束条件。

数字电子线路时序逻辑电路的设计与分析

数字电子线路时序逻辑电路的设计与分析

CP是触发器的特殊输入信号，只控制输入信号对触发 器输出端产生作用的时间（或时刻），不影响触发器的逻 辑功能。CP信号对触发器产生控制作用称为触发。受CP信 号控制的输入信号称为同步输入信号。
CP信号的控制方式有电平触发和边沿触发两种类型。
CP信号线加标“∧”符号表示边沿触发，无此符号为 电平触发。
• R0（无效态）、S1（有效态）时，无论触发 器的现态Qn为何值，次态都为1，Qn11，称 为触发器置1（又叫置位SET）。
• R0，S0（两信号都无效）时，两个与非门相 互锁定，保持触发器的原来状态，Qn1Qn， 称为触发器的保持态。
• R1，S1（两个信号都有效）时，两个与非门 输出都为1，为异常的不定态。显然这种情况 是不允许出现的，在使用中要注意约束。
第1节 时序电路的记忆单元——触发器
• 触发器是具有记忆功能的基本单元，是构成时序逻辑电路 的主体。
• 在理论上触发器应设有两个互补输出端：Q、 （实用中可 按需要选其中一个），以Q端的状态代表触发器的状态， Q=1为触发器的1态，Q=0为触发器的0态。若两个输出端 出现同时为1或同时为0的状态时，则称为触发器的异常 （不确定）状态，是不允许出现（应该约束）的状态。
表4-6 D触发器逻辑功能表
D
逻辑功能
0
置0（Qn1=0）
1
置1（Qn1=1）
图4-10 D触发器构成及符号
Qn1 Qn
D触发器的特性方程：
2、J-K触发器 表4-7 J-K触发器的逻辑功能表
JK
逻辑功能
00
保持（Qn1=Qn）
01
置0（Qn1=0）
10
置1（Qn1=1）
11
翻转（ ）
J-K触发器的功能可用D触发器转换实现，转换逻辑是:

数字电路jk锁存器

数字电路jk锁存器

C1 1D
Q
CP
Q
D
对CP下降沿敏感的边沿触发器 逻辑符号
工作波形
CP
C1 1D
Q
D
Q
2. 典型集成电路
74HC/HCT74
74HC/HCT74的功能表
输
1S 1 C D 1D P 1R D 2S 2 C D 2D P 2R
D
TG1 TG C C
G1 1
TG2 TG C
TG4 TG C
1
Q C
1 G4 1 C
TG2和TG3的工作状态相同
G2
CP
2. 由传输门组成的CMOS边沿D触发器 工作原理： (1) CP=0时:
C
C =1，C=0，
从锁存器 C Q TG3 TG C C 1 G3 Q Q G1 1
主锁存器
D=1 D 0
约束条件:
S R
S R
Q Q
S +R = 1
画工作波形 方法：1. 根据锁存器信号敏感情况,确定状态转换时间 2. 根据触发器的逻辑功能确定Qn+1。
S
1
S Q
0
1 0
1
1 0
1
1
0 0
R
1 0 1
1
1 1 1
R
Q
Q Q
不 定
不变 置0 不变置1 不变 置1 不变 置1
工作波形能直观地表示其输入信号与输出的时序关系。
1 1 0 0 1 1
0 1
0 1 0 1 0 1
RQn
状态不变
S 0
00
01
11
10
0 1
1 1
0 ×
0 ×

触发器知识

触发器知识

第五章 触发器这一章，介绍一种新的逻辑部件--触发器。

触发器的“新”在于它具有“记忆”功能，它是构成时序逻辑电路的基本单元。

本章首先介绍基本RS 触发器的组成原理、特点和逻辑功能。

然后引出能够防止“空翻”现象的主从触发器和边沿触发器。

同时，较详细地讨论RS 触发器、JK 触发器、D 触发器、T 触发器、T ＇触发器的逻辑功能及其描述方法。

最后，通过一个实例帮你进一步体会触发器的“记忆”功能。

5.1 基本触发器一． 基本RS 触发器1．用与非门组成的基本RS 触发器（1）电路结构。

由两个与非门的输入输出端交叉耦合。

它与组合电路的根本区别在于，电路中有反馈线。

G G 12(a)(b)R RSSQQQQ图5.1.1 与非门组成的基本RS 触发器 （a ）逻辑图 （b ）逻辑符号它有二个输入端R 、S ，有两个输出端Q 、Q 。

一般情况下，Q 、Q 是互补的。

定义：当Q ＝1，Q ＝0时，称为触发器的1状态； 当Q ＝0，Q ＝1时，称为触发器的0状态。

可见，触发器的新状态Q n+1（也称次态）不仅与输入状态有关，也与触发器原来的状态Q n（也称现态或初态）有关。

触发器的特点：① 有两个互补的输出端，有两个稳态。

② 有复位（Q =0）、置位（Q =1）、保持原状态三种功能。

③ R 为复位输入端，S 为置位输入端，该电路为低电平有效。

④ 由于反馈线的存在，无论是复位还是置位，有效信号只须作用很短的一段时间。

即“一触即发”。

（3）波形分析。

例5.1.1 用与非门组成的基本RS 触发器如图5.1.1（a ）所示，设初始状态为0，已知输入R 、S 的波形图如图5.1.2，画出输出Q 、Q 的波形图。

解：由表5.1.1可画出输出Q 、Q 的波形如图5.1.2所示。

图中虚线所示为考虑门电路的延迟时间的情况。

2．用或非门组成的基本RS 触发器（自学）综上所述，基本RS 触发器具有复位（Q =0）、置位（Q =1）、保持原状态三种功能，R 为复位输入端，S 为置位输入端，可以是低电平有效，也可以是高电平有效，取决于触发器的结构。

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触发器是构成时序逻辑电路的基本单元，触发器按逻辑功能分为RS触发器、JK触发器、D触发器、T触发器和T′触发器等多种类型；按其电路结构分为主从型触发器和维持阻塞型触发器等。

1．JK触发器
（1）JK触发器符号及功能
JK触发器有两个稳定状态：一个状态是Q＝1，Q=0，称触发器处于“1”态，也叫置位状态；另一个状态是Q＝0，Q＝1，称触发器处于“0”态，也叫复位状态。

JK触发器具有“置0”、“置1”、保持和翻转功能，符号如图l所示。

反映JK触发器的Q n和Q n、J、K之间的逻辑关系的状态表见表1。

状态表中，Qn表示时钟脉冲来到之前触发器的输出状态，称为现态，Q n+1表示时钟脉冲来到之后的状态，称为次态。

图l JK触发器符号表1
JK触发器的状态表
JK触发器的特性方程为
JK触发器的种类很多，有双JK触发器74LS107，双JK触发器74LS114，741S112，74HC73，74HCT73等，有下降沿触发的，也有上升沿触发的。

图l所示的JK触发器是下降沿触发的。

（2）双JK触发器74LS76
74LS76是有预置和清零功能的双JK触发器，引脚如图2所示，有16个引脚。

功能表见表2，74LS76是下降沿触发的。

图2 74LS76引脚图表
2 74LS76的功能表
①当R D＝0，S D＝1时
不论CP，J，K如何变化，触发器的输出为零，即触发器为“0”态。

由于清零与CP脉冲无关，所以称为异步清零。

②当R D＝1，S D＝0时
不论CP，J，K如何变化，触发器可实现异步置数，即触发器处于“1”态。

③当R D＝1，S D＝1时
只有在CP脉冲下降沿到来时，根据J，Κ端的取值决定触发器的状态，如无CP脉冲下降沿到来，无论有无输人数据信号，触发器保持原状态不变。

2．D触发器
（1）D触发器符号及功能
D触发器具有置“0”和置“1”功能，其逻辑符号如图3所示，其逻辑功能为：在CP上升沿到来时，若D＝I，则触发器置1；若D＝0，则触发器置0，D触发器的特性方程为
D触发器的状态表见表3
图3 D触发器的逻辑符图3 D触发器的逻辑符
图3所示的D触发器是上升沿触发的，也有下降沿触发的D触发器。

D触发器的种类很多，有六上升沿D触发器74LS174、八D触发器74LS273、六D触发器74LS378等，下面介绍八D触发器
74LS273及其应用电路。

（2）八D触发器74LS273
74LS273是具有复位功能、上升沿触发的8位数据锁存器，18个引脚。

其功能表见表4，由表可知，当RD＝0时，不论CP，D如何变化，触发器可实现异步清零，即触发器为“0”态。

当RD＝1时，只有在CP脉冲上升沿到来时，根据D端的取值决定触发器的状态，如无CP脉冲上升沿到来，无论有无输人数据信号，触发器保持原状态不变。

74LS273的引脚图和所组成的8路数显抢答器如图4所示。

该抢答器能实现优先抢答、音响提示、数字显示等功能。

电路中S1～S8为自复式常开按钮，分别作为8 路抢答按钮，S0供主持人用于抢答信号的开关。

VD9，R11和C1组成上电复位清除电路，VD1～VD8组成或门电路，为单向可控硅VS提供触发电流。

R1～R8是保证S1～S8中按钮未按下时，74LS273对应的数据输人端为低电平。

CH233为数显译码驱动电路，当其所有的输人端Y1～Y8为低电平时，数码管处于全熄灭状态，LED为共阴极数码管。

当其Y1～Y8端加高电平时，共阴极数码管将显示对应的数字。

如Y2为高电平，而Y1 ，Y2，Y3，Y4，Y5，Y6，Y7,Y8为低电平时，数码管显示数字2。

IC3为音乐集成块。

表4 74LS273的功能表
该电路的工作原理是：当主持人发出抢答命令后，如第四小组抢先按下S4，74LS273的8脚（D4）为高电平，同时VDI～VD8组成的或门电路输出高电平，触发单向可控硅vs导通，74LS273的H脚（时钟触发端CP）的电位由低变高，上升沿触发74LS273，使74LS273数据输人端的数据送到数据输出端上，由于可控硅VS一旦导通，74LS273的11脚一直维持高电平，74LS273的数字被锁存，即74LS273的9脚和CH233的4脚也一直维持高电平，经CH233译码后，LED便显示4。

另外，在可控硅导通时，经C2耦合，有一触发信号加到IC3的触发端，使喇叭BL产生音响提示。

当其他小组再按下其他键时，均不能使74LS273的输出数据发生变化，因此，数码管显示不会改变，也不会显示音响提示。

当打开开关S0，电路会因为电源中断而白动复位，显示熄灭，为下一次抢答做好了准各。

图4 74LS273的引脚和应用电路欢迎转载，信息来源维库电子市场网（）。