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触发器及时序逻辑电路 (2)

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时序逻辑电路

时序逻辑电路

8.1
8.1.1 触发器综述
触发器
在数字系统中，不但要对数字信号进行算术运算和逻辑运算， 而且经常需要对二值信息进行保存，需要有逻辑记忆功能的逻辑电 路。我们把能够存储1位二值信息的基本单元电路称为触发器。 触发器有两个特点：一是具有两个稳定状态，分别用逻辑0和逻辑1 表示；二是在输入信号作用下，可从一种状态翻转到另一种状态， 在输入信号取消后，能保持状态不变。
8.3 计数器
8.3 计数器
例8.3.2 试分析图8.3.12所示逻辑图，说明它是个具有什么功能 的电路。
8.3 计数器
【解】 (1)写出各触发器驱动方程和时钟方程。
各触发器的翻转时刻，F1和F3是每来一个CP触发器状 态翻转一次，而F2一定是在Q1输出由1变为0，即有下降沿 时，Q2状态发生翻转。
2）假设逻辑电路初始状态Q3Q2Q1=000，列出状态转 换表如表8.3.10所示。
8.3 计数器
8.4
定时器
8.4.1 555定时器的结构与工作原理
8.4
定时器
1 阻值相等的三个电阻构成分压器
555定时器由三个5 kΩ电阻R串联构成分压器，对 电源UCC实现分压（因为比较器的输入电阻近似为无穷 大，所以比较器的两个输入端都不取用电流）。
8.3 计数器
8.3 计数器
2
同步二进制加法计数器
同步二进制加法计数器的逻辑电路如图8.3.2所示。图中JK触
发器的J端和K端有多个输入，它们之间分别具有与门的逻辑功能
，所以无须再外加逻辑与门。
8.3 计数器
8.3.3 十进制计数器
1
异步十进制加法计数器
8.3 计数器
8.3 计数器
2
同步十进制加法计数器

电工电子技术基础 第2版 第11章 触发器与时序逻辑电路

电工电子技术基础 第2版 第11章 触发器与时序逻辑电路
这种输入状态下，当负脉冲除去后，将由各种偶然因素决 定触发器最终状态，因而禁止出现。
RD
SD
Q
0
1
0
1
0
1
1
1
不变
0
0
禁用
基本 RS 触发器状态表
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第11章 触发器和时序逻辑电路——双稳态触发器
逻辑功能
RD SD 00 01 10 11
Q 不定
0 1 保持
功能 不允许
置0 置1 记忆
第一节 双稳态触发器 第二节 寄存器 第三节 计数器
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第11章 触发器和时序逻辑电路
思政引例ห้องสมุดไป่ตู้
非学无以广才， 非志无以成学。
——诸葛亮
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第11章 触发器和时序逻辑电路
思政引例
触发器（Flip-Flop，FF）具有记忆功能的时序逻辑 组件，记录二进制数字“0”和“1”。触发器由逻辑门 电路组合而成，电路在任一时刻输出信号不仅取决于该 时刻电路输入信号，而且还决定于电路原来状态。时序 逻辑电路具有记忆功能。计数器、寄存器电路。RS触发 器、K触发器和D触发器逻辑符号和逻辑功能，弄清触 发器翻转条件。了解数码寄存器和移位寄存器及二进制 计数器和二一十进制计数器的工作原理。
电路结构
四门钟控型 维持阻塞型
主从型
T触发器
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第11章 触发器和时序逻辑电路——双稳态触发器
11.1 双稳态触发器
两个稳定的工作状态（1态和0态 分类: a. 按逻辑功能
RS 触发器、 JK 触发器、D 触发器
b. 按其结构 主从型触发器、维持阻塞型触发器

第21章 触发器和时序逻辑电路

第21章 触发器和时序逻辑电路

第二十一章 触发器和时序逻辑电路
第二节 JK触发器
CC4027是国产CMOS型集成边沿JK触发器，CP输入端 没有小圆圈表示触发器改变状态的时刻是在CP的上升沿(正跳 变)；异步输入端(直接置位、复位端)SD、RD为高电平有效。 特别注意：CMOS触发器的输入端不能悬空，必须通过电 阻接电源置为l。
第二十一章 触发器和时序逻辑电路
第三节 D触发器
• 例6-2 由一片双D触发器CC4013组成的移相电路如图所示， 可输出两个频率相同，相位差900的脉冲信号，已知CP波 形，试画出Q1和Q2端的波形，设F1和F2的初态为0。
0 1 0 1
Q1 Q2
0
1
第二十一章 触发器和时序逻辑电路
第四节 T触发器及各种触发器逻辑功能的相互转换 一、T触发器 T触发器是一种受控制的计数式触发器，也称为受控翻转触发器。
第二十一章 触发器和时序逻辑电路
本章提要 触发器是具有记忆功能、能存储数字信息的最常用的 一种基本单元电路。其特点：电路在某一时刻的输出 状态，不仅取决于当时输入信号的状态，而且与电路 的原始状态有关。当输入信号消失后，输入信号对电 路的影响将以新的输出状态保持在输出端。本章主要 讨论以下几个问题： 1. RS、JK、D、T、T′触发器的逻辑功能及各种触发器逻 辑功能的相互转换； 2. 寄存器、计数器的工作原理；
第一节 RS触发器
计数式触发器的空翻现象。
第二十一章 触发器和时序逻辑电路
第二节 JK触发器
结构及逻辑符号
第二十一章 触发器和时序逻辑电路
第二节 JK触发器
JK触发器的状态方程
Q n 1 JQ n KQ n
CP
真值表： J 0 0 1 K 0 1 0 Qn+1 Qn 0 1 Qn

注电考试最新版教材-第36讲 第二十一章触发器(二)及第二十二章时序逻辑电路(2011年新版)

注电考试最新版教材-第36讲 第二十一章触发器(二)及第二十二章时序逻辑电路(2011年新版)

例题：1用与非门组成的基本RS 触发器如图（a ）所示，设初始状态为0，已知输入R 、S 的波形图如下图，画出输出Q 、Q 的波形图。

&&G G 12(a)(b)R RS SQQQ Q解：由可画出输出Q 、Q 的波形如图所示。

图中虚线所示为考虑门电路的延迟时间的情况。

2主从JK 触发器如图所示，设初始状态为0，已知输入J 、K 的波形图如图，画出输出Q 的波形图。

CP G 4G Q 1J 1K Q(b)3C1&G &G 2&1&&7G &56&CP8&G G G 19G ''┌┌(a)触从器发主触发器QQ Q Q J K解：如图所示。

3维持—阻塞D触发器如图所示，设初始状态为0，已知输入D的波形图如图所示，画出输出Q的波形图。

解：由于是边沿触发器，在波形图时，应注意以下两点：（1）触发器的触发翻转发生在时钟脉冲的触发沿（这里是上升沿）。

（2）判断触发器次态的依据是时钟脉冲触发沿前一瞬间（这里是上升沿前一瞬间）输入端的状态。

根据D触发器的功能表或特性方程或状态转换图可画出输出端Q的波形图如图所示。

12345CPDQ图波形图第22章时序逻辑电路大纲要求：掌握时序逻辑电路的特点及组成了解时序逻辑电路的分析步骤和方法，计数器的状态转换表、状态转换图和时序图的画法；触发器触发方式不同时对不同功能计数器的应用连接掌握计数器的基本概念、功能及分类了解二进制计数器（同步和异步）逻辑电路的分析了解寄存器和移位寄存器的结构、功能和简单应用了解计数型和移位寄存器型顺序脉冲发生器的结构、功能和分析应用计数器是数字电路和计算机中广泛应用的一种逻辑部件，可累计输入脉冲的个数，可用于定时、分频、时序控制等。

按计数功能：加法计数器、减法计数器、可逆计数器按计数脉冲引入方式：异步计数器、同步计数器按计数制：二进制计数器、十进制计数器、N 进制计数器22.1 二进制计数器按二进制的规律累计脉冲个数，它也是构成其它进制计数器的基础。

第11章触发器和时序逻辑电路

第11章触发器和时序逻辑电路

第11章 触发器和时序逻辑电路 11章
基本RS触发器图形符号如图11-1b所示,图中 RD S下标的D , D 表示直接输入,非号表示触发信号0时对电路有效,RD 故称 S D 称直接置"1"(直接置位)端, 直接置"0"(直接复位)端, Q 逻辑符号中的小圆圈"○" 表示非号,在 端同样加 "○". 输 入 输 基本RS触发器的逻辑功能表,如下表所示. 出
第11章 触发器和时序逻辑电路 11章
11.1.3. 边沿型JK触发器
边沿触发器是利用电路内部速度差来克服"空翻"现 象的时钟触发器.它的触发方式为边沿触发,通常为下降 沿触发方式,即输入数据仅在时钟脉冲的下降沿这一"瞬 间"起作用.在图11-4b的逻辑符号中,CP输入端用小圆 圈表示低电平有效,而加一三角来表示边沿触发,则CP表 示为下降沿触发. JK触发器是应用最广的基本"记忆"部件,用它可以 组成多种具有其它功能的触发器和数字器件.集成JK触发 器有各种型号和规格,常用的有74HC73A,74HC107A, 74HC76A,等TTL触发器;CC4027,CC4013等CMOS触 发器.
由表11-2可见,R,S全是"1"的输入组合是应当禁止的, 因为当CP=1时,若R=S=1,则导引门G3,G4均输出"0"态, 致使Q==1,当时钟脉冲过去之后,触发器恢复成何种稳态 是随机的.在同步RS触发器中,通常仍设有RD和SD,它们只 允许在时钟脉冲的间歇期内使用,采用负脉冲使触发器置 "1"或置"0",以实现清零或置数,使之具有指定的初始状 态.不用时"悬空",即高电平.R,S端称同步输入端,触 发器的状态由CP脉冲来决定. 同步RS触发器结构简单,但存在两个严重缺点:一是会出 现不确定状态.二是触发器在CP持续期间,当R,S的输入 状态变化时,会造成触发器翻转,造成误动作,导致触发器 的最后状态无法确定.

第14章触发器和时序逻辑电路-习题

第14章触发器和时序逻辑电路-习题

第14章 触发器和时序逻辑电路A 选择题14.1.1 触发器如图14.01所示，设初始状态为0，则输出Q的波形为图14.02中的（ ）。

图14.01 习题14.1.1的图 图14.02 习题14.1.1的图14.1.2 触发器如图14.03所示，设初始状态为0，则输出Q的波形为图14.04中的（ ）。

图14.03 习题14.1.2的图 图14.04 习题14.1.2的图14.1.3 图14.05所示的触发器具有（ ）功能。

（1）保持 （2）计数 （3）置1图14.05 习题14.1.3的图14.1.4 在图14.06所示的电路中，触发器的原状态Q1Q0＝01，则在下一个CP作用下，Q1Q0为（ ）。

（1）00 （2）01 （3）10图14.06 习题14.1.4的图 图14.07 习题14.1.5的图14.1.5在图14.07所示的电路中，触发器的原状态Q1Q0＝00，则在下一个CP作用下，Q1Q0为（ ）。

（1）00 （2）01 （3）1014.3.1 图14.08所示的是（ ）计数器。

（1）七进制 （2）八进制 （3）九进制图14.08 习题14.3.1的图14.4.1 由555定时器组成的单稳态触发器如图14.4.2（a）所示，若加大电容C的电容值，则（ ）。

（1）增大输出脉冲u0的幅度（2）增大输出脉冲u0的宽度（3）对输出脉冲u0无影响14.4.2 由555定时器组成的多谐振荡器如图14.4.3（a）所示，欲使振荡频率增高，则可（ ）。

（1）减小C （2）增大R1,R2 （3）增大U CCB基本题14.1.6 当基本RS触发器D R和D S端加上图14.09所示的波形时，试画出Q端的输出波形。

设初始状态为0和1两种情况。

14.1.7 当可控RS触发器CP，S和R端加上图14.10所示的波形时，使画出Q端的输出波形。

设初始状态为0和1两种情况。

图14.09 习题14.1.6的图 图14.10 习题14.1.7的图14.1.8 当主从型JK触发器的CP，J、K端分别加上图14.11所示的波形时，试画出Q端的输出波形。

触发器和时序逻辑电路

(1) 第一位触发器 FF0 ，每来一种时钟脉冲就翻转一次，故 J0 = K0 = 1 ；
(2) 第二位触发器 FF1 ，在 Q0 = 1 时再来一种时钟脉冲才翻转，故 J1 = K1 = Q0 ；
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(3) 第三位触发器 FF2 ，在 Q1= Q0 = 1 时再来一种时钟脉冲才翻转，故 J2 = K2 = Q1Q0 ；
大家网：
只有当初钟脉冲来到后，即 CP = 1 时，触发器才按 R 、S 端旳输入状态 来决 定其输出状态。
触发器置R和D0 或置是S1直D，接一置般0用和于直置接初置态1。端在，工就作是过不程经中过它时们钟处脉于冲1 旳态控。制能够对基本
可控 RS 触发器旳逻辑式
Q S CP Q ，
可分四种情况分析CP = 1 时触 发器旳状态转换和逻辑功能，如右 表所示。
转一次，即
，具有计数功能。
SD
S
Q
D
1D
CP
C1
Q
RD
R
Q Q n1
n
上升沿 D 触发 器图形符号
1D
Q
CP
C1
Q
D 触发器转换 为 T 触发器
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返回
14.2 寄存器
寄存器用来临时存储参加运算旳数据和运算成果。
14.2.1 数码寄存器
下图是由 D 触发器(上升沿触发)构成旳四位数码寄存器，这是并行输入/并行 输出旳寄存器。工作之初要先清零。
时序逻辑电路旳特点：它旳输出状态不但决定于当初旳输入状态，而且还与电 路旳原来状态有关，也就是时序逻辑电路具有记忆功能。
触发器是时序逻辑电路旳基本单元。
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14.1 双稳态触发器
14.1.1 RS 触发器

集成电子技术习题及解析-第二篇第4章

解： 这是将D功能触发器转换为JK功能触发器的一个功能转换电路，转换的的基本思路如图所示：
因为D触发器的特性方程为： ,而 触发器的特性方程为 所以 ，所以电路为：
题2.4.14由负边沿JK触发器组成的电路及CP、A的波形如图题2.4.14所示，试画出QA和QB的波形。设QA的初始状态为0。
图题2.4.14
② 依次设定初始状态，代入状态方程，求得次态，初态一般设为从0000开始；
③ 由求得的状态，画出状态转换图（把所有的状态都画上）；
④ 根据状态转换图，可以画出波形图（时序图）；
⑤得出电路的功能结论（计数器的模、进制数、能否自启动或其它结论）；
分析时序电路还可以用其它的方法，本题不一一列出。
题2.4.22三相步进马达对电脉冲的要求如图题2.4.22所示，要求正转时，三相绕组Y0、Y1、Y2按A、B、C的信号顺序通电，反转时，Y0、Y1、Y2绕组按A、C、B的信号顺序通电(分别如图中的状态转换图所示)。同时，三相绕组在任何时候都不允许同时通电或断电。试用JK触发器设计一个控制步进马达正反转的三相脉冲分配电路。
(a) 是一个同步计数器，各触发器激励方程
触发器激励方程代入各自的特性方程求得状态方程：
依次设定初态，计算出次态如下：
初态设定从 开始，→001→010→011→100→001
→010， →000， →000
有状态转换图为：
111→000←110所以电路的模是M＝4，采用余1码进行计数
↓ 四分频后，最高位的输出频率为
图题2.4.19
解：解该题时，注意全加器是一个合逻辑电路，而移位寄存器和触发器是一个时序电路，要注意时序关系。其波形如图：
题2.4.20(1)试分析图题2.4.20(a)、(b)所示计数器的模是多少?采用什么编码进行计数?

时序逻辑电路


3 ． 异步减 法计 数器
（1）3位递减计数器的状态
（2）电路组成
二 、 十进制计数器
十进制递减计数器的状态
1．电路组成
异步十进制加法计数器
2．工作原理
（1）计数器输入0～9个计数脉冲时，工作过程与4位二进制异步加法计数器完 全相同，第9个计数脉冲后，Q3Q2Q1Q0状态为1001。 （2）第10个计数脉冲到来后，此时计数器状态恢复为0000，跳过了1010~1111 的6个状态，从而实现842lBCD码十进制递增计数的功能。
④ 最 高 位 触 发 器 FF 3 是 在 Q 0 、 Q 1 、 Q 2 同 时 为 1 时 触 发 翻 转 ， 即 FF 0 ～ FF 2 原均为 1 ，作加 l 计数时，产生进位使 FF 3 翻转为 l 。
（2）电路组成
4位二进制同步加法计数器逻辑图
工
程
应
用
计数不正常的故障检测 第一步，先查工作电源是否正常；第二步，检查触 发器的复位端是否被长置成复位状态；第三步，用示波器观测计数脉冲是否加到 了触发器的CP端；第四步，替换触发器，以确定集成电路是否损坏。
第二节 计数器
在数字系统中，能统计输入脉冲个数的电路称为计数器。
一 、二进 制计 数器 1 ． 异步二 进制 加法计 数器
每输入一个脉冲，就进行一次加 1 运算的计数器称为加法 计数器，也称为递增计数器。 4 个 JK 触发器构成的异步加 法计数器如下图所示。
图中 FF 0 为最低位触发器，其控制端 C l 接收输入脉冲，输 出信号 Q 0 作为触发器 FF 1 的 CP ， Q 1 作为触发器 FF 2 的 CP ， Q 2 作为 FF 3 的 CP 。各触发器的 J 、 K 端均悬空，相当于 J = K =1 ，处于计数状态。各触发器接收负跳变脉冲信号时 状态就翻转，它的时序图见下图。

电工学下第七版秦曾煌版触发器和时序逻辑电路

21章触发器和时序逻辑电路21.1双稳态触发器21.2寄存器21.3计数器21.4时序逻辑电路的分析*21.5 555定时器及其应用21.6 应用举例第21章触发器和时序逻辑电路本章要求1. 掌握R－S、J－K、D触发器的逻辑功能及不同结构触发器的动作特点。

2. 掌握寄存器、移位寄存器、二进制计数器、十进制计数器的逻辑功能，会分析时序逻辑电路。

3. 学会使用本章所介绍的各种集成电路。

4. 了解集成定时器及由它组成的单稳态触发器和多谐振荡器的工作原理。

电路的输出状态不仅取决于当时的输入信号，而且与电路原来的状态有关，当输入信号消失后，电路状态仍维持不变。

这种具有存贮记忆功能的电路称为时序逻辑电路。

时序逻辑电路的特点：下面介绍双稳态触发器，它是构成时序电路的基本逻辑单元。

21.1双稳态触发器21.1.1 R－S 触发器21.1.2 主从J－K 触发器21.1.3 维持阻塞D 触发器21.1.4 触发器逻辑功能转换21.1双稳态触发器双稳态触发器：是一种具有记忆功能的逻辑单元电路，它能储存一位二进制码。

特点：1、有两个稳定状态“0‖态和“1‖态；2、能根据输入信号将触发器置成“0‖或“1‖态；3、输入信号消失后，被置成的“0‖或“1‖态能保存下来，即具有记忆功能。

21.1.1 R －S 触发器两互补输出端1. 基本R －S 触发器两输入端&QQ.G1&.G2S D R D正常情况下，两输出端的状态保持相反。

通常以Q 端的逻辑电平表示触发器的状态，即Q =1，Q =0时，称为“1‖态；反之为“0‖态。

反馈线触发器输出与输入的逻辑关系1001设触发器原态为“1‖态。

0‖态(1) S D =1，R D = 0110QQ.G1&.&G2S DR D设原态为“0‖态1001110触发器保持“0‖态不变复位0结论: 不论触发器原来为何种状态，当S D =1，R D =0时，将使触发器置“0‖或称为复位。

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QD
J FD K
YC
&
Q3 A
DO CP
C
Q3 B 图14-1 例14-1图 1 2 3 4 5 6 7
D
O
CP Q3A
8
Q3B
Y
C
Q
D
图14-2 例14-1解图
例 14-2
图14-3是 由三个移位寄存器SRG4（1）、 SRG4（2）、SRG4（3）和一个全加器 （包括进位触发器C）构成的串行加法器， 它可实现两个4位二进制数相加，试分析 其工作过程。
置数脉冲
S1 SRG4（1） CP A & A1 B & A2 (加数) S1 SRG4（2） CP A & 送数脉冲 B & C & C & A3
S2 QD D & A4
1
Ai
Bi CI-1 全 加 器
Si
R
&
& & &
高
1
CP Q
D
Q 1
D CP
SRG4(3)
C
输 出
& 低
D &
S2
进位触发器C
1
1 1 1 1 1 1
0
1 1 0 1 0 0
1
1 1 1 1 1 1
4)由真值表可知，当X=0时，是同步三进制加法计数器；当X=1时， 是同步三进制减法计数器。无效状态Q2 Q1 =11在上述两种情况下只需一 个CP就进入有效状态，因而能自启动。总之，该时序电路 是同步三进制 可逆计数器，并且能自启动。
解
移位寄存器B的Q3B接DOB，数码在CP 作用下不 断地循环，Q3B的状态依次为101110111….。移位寄存 器A的输入状态 DOA= Q3A Q3B，根据给定的初态值，在 CP的作用下，Q3A的状态依次是101010101…。 YC的波 形由Q3A与 Q3B相“与”后决定。触发器FD是下降沿触 发的JK触发器， QD的波形将随YC的状态变化，并滞 后YC的波形半个CP周期。所求波形如图 14-2所示。
第十二章 触发器及时 序逻辑电路
例题及选择题
制作人：龚淑秋
例14-1
图14-1是由两个4位左移位寄存器A、B （均由维持阻塞D触发器组成）、“与 门”C和JK触发器FD组成。A寄存器的初始 状态为Q3Q2Q1Q0=1010，B寄存器的初始状 Q3Q2Q1Q0=1011， FD的初态QD=0，试画出 态为 在CP作用下图中Q3A、 Q3B、 YC、 QD的波形。
Q
1
Q2
X
=1 J1 Q1 Q1 =1 J2
Q2 Q2
1
R
d
K1
1
K2
CP
解
从图14-5可见,X是控制端,CP是时钟脉冲输入端,无数据 输入端,该时序电路 属于计数器.对其功能分析如下: 1)时钟方程CP1=CP2=CP, 是同步工作方式。 2）驱动方程为：J1 =X + Q2 K1 =1 ； J2 =X + Q1 K2 =1 3）列状态转换表如表14-1所示。
B1
B2
(被加数)
B3
B4
移位脉冲 取数脉冲
解
4位二进制串行加法计数器的工作过程如下： 1）进行运算之前，先将各寄存器、触发器清零。 2）令SRG4（1）、SRG4（2）处于并行输入状态 即 S1= S2 =1，利用送数脉冲将加数A3 A2 A1 A0 和被加数B3 B2 B1 B0分别送入相应的寄存器中。 3）令SRG4（1）、SRG4（2）、 SRG4（3 ）中 S1=0、 S2 =1，寄存器处于右移状态，在移位脉 冲作用下， SRG4（1）、SRG4（2）中的数据逐 位右移（低位在前，高位在 后）至全加器，并在 全加器中逐位相加。 4）每次相加结果，本位和SI存入寄存器SRG4（3 ） 中，进位位存入进位触发器C中，供下一位相加时 使用。 5）4位数据逐拍加完后，最后结果用取数脉冲由 SRG4（3）中取出。需注意的是 ，计算结果的最 高位由进位触发器C的输出端Q取出。
例14-3 现有两个D触发器，两个JK触发器。其逻辑符号如图14-4a 所示。用它们组成异步4位二进制加法计数器，试画出正确 的连接线路图。
解：首先要把D，JK触发器连成计数形式的T`触发器,即 Qn+1=D=Qn；而J=K=1。其次D触发器的CP脉冲无圆圈是上升沿触 发，当前一级的Q从1→0进位时应取Q为进位CP端，而JK触发器 的CP脉冲有圆圈是下降沿触发，应接前一级的Q段端。再次， 置“0”端，有圆圈平时接高电平“1”，无圆圈的应该低电平“0” 才能正常工作。连接图如图14-4b所示。
CP
0 1 2 X 0 0 0 Q1 1 0 0 Q2 1 0 1 J2 =X + Q1 0 0 1 K2 =1 1 1 1 J1 =X + Q2 1 1 1 K1 =1 1 1 1
3
4 0 1 2 3 4
0
0 1 1 1 1 1
1
0 1 0 1 0 0
0
0 1 0 0 1 0
0
0 0 1 1 0 1
解
1）由表14-2可见，CC40161（ CC40160）的Cr可直接进行复位操作，
与CP信号无关，这与教材上介绍的T1161 （ T4161、CC40162、CC40 163）需在CP控制下复位，即同步复位有所不同（其他功能相同）。 利用Cr端的功能，采用复位法可构成六进制计数器如图14-6a所示。采 用同样的方法可构成十、十二进制计数器，只要将与非门的输入端分别 接至10、12所对应的状态输出端即可。图略。 2）用低位（片1）的进位输出端C1连接高位（片2）的使能端EP2、 ET2， 两片的CP共同。清零后第15个CP有效边沿到来时，C1输出为1， EP2=ET2 =1， 片（2）进入计数状态，当第16个CP到来时，片（1）复位归零，片（2）记1个 输入脉冲，完成一个进位 过程。两个4位二进制计数器级联构成的8位二进制计 数器如图14-6所示。 3）采用进位输出置数法构成一个183进制计数器。将两个芯片的进位输 出端通过一个与与非门产生LD所需的置数脉冲，预置数N=256-183=73，将73 所对应的输入信号端接高电平1，其余输入端接低电平0，即将1A（2O）、 1D （23 ）、 2C（26）接高电平，其余接地，如图14-7所示。
Q
D
Q
J
Q
R
d
Q
Rd K
a) Q4 Q3 Q2 Q1
Q Fd Q
D
Q F3 Q R d
D
Q F2 Q
J1Qຫໍສະໝຸດ F1J1 CPRd
Rd
K
1
Rd
K
1 R
d
b) 图14-4 例14-3图
例14-4
分析图14-5电路实现何种逻辑功能，其 中 X是控制端，对X=0和X=1分别分析，假定 初始状态为Q2=1，Q1=1。