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数字电子技术第六章

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《数字电子技术 》课件第6章

《数字电子技术 》课件第6章

图6.3 SRAM存储元
2. DRAM存储元 静态MOS管组成的存储元中管子数目较多， 不利于提 高集成度。 为了克服这些缺点， 人们利用大规模集成工艺， 研制出了动态DRAM。 DRAM存储信息的原理基于MOS管 栅极电容的电荷存储效应。 由于漏电流的存在， 电容上存储的信息不能长久保持， 因而必须定期给电容补 充电荷， 以免存储的信息丢失， 这种操作称为再生或刷新。
图6.5 随机读/写存储器位扩展方式
2. 字扩展方式 字扩展的方法是将地址线、 输出线对应连接, CS分别与译码器的输出端连接。 图6.6所示为4片256×8 RAM扩展为1024 ×8 RAM， 需要有10根地址输入线。
图6.6 随机读/写存储器字扩展方式
然而每片集成电路上的地址输入端只有8位(A0~A7)， 给出的地址范围全部是0～255， 无法区分4片中同样的地址 单元。 因此增加了两位地址代码A8、A9， 使地址代码增加 到10位， 才得到1024地址。 图6.6中通过2线-4线译码器选 择每片RAM的片选端CS， 当CS=0时， 该片被选中工作, 当 CS=1时， 该片RAM不工作， 从而实现了4片RAM轮流选通 工作。
3. 可擦除可编程只读存储器 可擦除可编程只读存储器(EPROM)不仅可以编程, 而且 写入的信息可以擦除， 从而再编入新的信息， 即可多次编 程。 因此熔丝结构、 二极管结构不能作为EPROM的编程单 元， 而应采用浮栅型MOS管。 编程时， 给写入“0”信息的 MOS管的浮栅充电； 若要擦除信息， 则以紫外光照射使浮 栅上所积累的电荷消失。
地址译码电路实现地址的选择。 在大容量的存储器中， 通常采用双译码结构， 即将输入地址分为行地址和列地址 两部分， 分别由行地址译码电路、 列地址译码电路译码。 行地址译码电路、 列地址译码电路的输出作为存储矩阵的 行地址选择线、 列地址选择线， 由它们共同确定欲选择的 地址单元。 地址单元的个数N与二进制地址码的位数 n满足关系式N=2n。 图6.2是一个1024×4位的RAM实例。

精品课件-数字电子技术-第6章

精品课件-数字电子技术-第6章
X(t)=X(∞)+［X(0+)－X(∞)］e－t/τ (6.1.1) 或
t ln X () X (0 )
X () X (t)
(6.1.2)
第6章 脉冲波形的产生与变换
6.2 施密特触发器
6.2.1 施密特触发器的特点
施密特触发器的主要特点如下：
(1) 施密特触发器具有两个稳定状态。
(2) 施密特触发器具有两个翻转电平，即对正向和反向
当ui从高电平逐渐下降，并且降到 只有0.7 V左右时， iC1开始减小，于是又出现了另一个正反馈过程：
从而使电路迅速返回V1截止、V2饱和导通的状态。
第6章 脉冲波形的产生与变换
同时，由于R3<R2，因而就使得施密特触发器存在回差电
压。如果用 U及 U分 别表示V1由截止变为导通时的输入电
压及V1由导通变为截止时的输入电压，则可得到电路的回差电 压为
增长的输入信号，电路的触发转换电平不同，电路具有回差特
性，如图6.2.1所示。回差电压为
ΔU=U+－U－
(6.2.1)
第6章 脉冲波形的产生与变换
(3) 在电路状态转换时，通过电路内部的正反馈过程使 输出波形的边沿变得很陡。
图 6.2.1 施密特触发器的回差特性
第6章 脉冲波形的产生与变换
6.2.2 门电路构成的施密特触发器 1. 结构及符号 图6.2.2(a)给出了一个用门电路构成的施密特触发器的
U U U
(6.2.5)
图6.2.5给出了7413的电压传输特性。
第6章 脉冲波形的产生与变换
图 6.2.5 集成施密特7413的电压传输特性
第6章 脉冲波形的产生与变换
第6章 脉冲波形的产生与变换

《数字电子技术--刘汉华》第6章 时序逻辑电路

《数字电子技术--刘汉华》第6章 时序逻辑电路

0100 /1 /1
/0 1101
/0 1100
/C
1000
0111
0110
/0
/0
/0
能够自启动的时序电路。
0101
触发器的状态 时钟信号 输出
clk(clk0 ) Q3 Q2 Q1 Q0 clk3clk2 clk1 C
0 0000000 0
0001101 0
0 0 10 01 0 0
00111110 01000000 01011010 01100100 01111110 10000000 10011011 0 00 00 0 0 0
RD为清零端
此寄存器为并行输入/并行输出 方式。在CLK↑时，将D0 ～ D3 数据存入，与此前后的D状态 无关，而且由异步置零（清零） 功能。
图6.3.2
二 、移位寄存器 首先是寄存器，然后是移位。 1.由D触发器构成的4位移位寄存器（右移）： 电路如图6.3.3所示。
图6.3.3
分析： 驱动方程： 状态方程：
时序逻辑电路的分析： 给定时序电路
找出该电路的逻辑功能
即找出在输入和CLK作用下，电路的次态和输出。
步骤：
11（.. 写从也给就驱定是动的存方逻储程辑电路电中路每图个中触写发出器每输个入触信发号器的的逻驱辑动函方数程
式）；
2可2..把写以得状得到到态的每方驱个程动触方发程器代的入状相态应方触程发，器由的这特些性状方态程方中程，得就
状态用ql
q1表示。
部 输
原状态:
q l
…
q 1
入状
外
新状态： q … q*
态
l
1
三、描述其逻辑功能的方程组
变 量

数字电子技术基础-第六章_时序逻辑电路(完整版)

数字电子技术基础-第六章_时序逻辑电路(完整版)

T0 1
行修改，在0000 时减“1”后跳变 T1 Q0 Q0(Q3Q2Q1)
为1001，然后按
二进制减法计数
就行了。T2 Q1Q0 Q1Q0 (Q1Q2Q3 )
T3 Q2Q1Q0
50
能自启动
47
•时序图 5
分 频
10 分 频c
0
t
48
器件实例：74 160
CLK RD LD EP ET 工作状态 X 0 X X X 置 0（异步） 1 0 X X 预置数（同步） X 1 1 0 1 保持（包括C） X 1 1 X 0 保持（C=0） 1 1 1 1 计数
49
②减法计数器
基本原理：对二进 制减法计数器进
——74LS193
异步置数 异步清零
44
（采用T’触发器，即T=1）

CLKi
CLKU
i 1
Qj
j0
CLKD
i 1
Qj
j0

CLK0 CLKU CLKD
CLK 2 CLKU Q1Q0 CLK DQ1Q0
45
2. 同步十进制计数器 ①加法计数器
基本原理：在四位二进制 计数器基础上修改，当计 到1001时，则下一个CLK 电路状态回到0000。
EP ET 工作状态
X 0 X X X 置 0（异步）
1 0 X X 预置数（同步）
X 1 1 0 1 保持（包括C）
X 1 1 X 0 保持（C=0）
1 1 1 1 计数
39
同步二进制减法计数器 原理：根据二进制减法运算 规则可知：在多位二进制数 末位减1，若第i位以下皆为 0时，则第i位应翻转。
Y Q2Q3

数字电子技术第6章 时序逻辑电路

数字电子技术第6章 时序逻辑电路

RD—异步置0端（低电平有效） 1 DIR—右移串行输入 1 DIL—左移串行输入 S0、S1—控制端 1 D0D1 D2 D3—并行输入
《数字电子技术》多媒体课件
山东轻工业学院
4、扩展：两片74LS194A扩展一片8位双向移位寄存器
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例6.3.1的电路 （P276) 74LS194功能 S1S0=00,保持 S1S0=01,右移 S1S0=10,左移 S1S0=11,并入
（5）状态转换图
《数字电子技术》多媒体课件
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小结
1、时序逻辑电路的特点、组成、分类及描述方法； 2、同步时序逻辑电路的分析方法； 课堂讨论： 6.1，6.4
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6.3 若干常用的时序逻辑电路
寄存器和移位寄存器 时序 逻辑电路 计数器 顺序脉冲发生器 序列信号发生器
移位寄存器不仅具有存储功能，且还有移位功能。 可实现串、并行数据转换，数值运算以及数据处理。 所谓“移位”，就是将寄存器所存各位数据，在每个移 位脉冲的作用下，向左或向右移动一位。
2、类型： 根据移位方向，分成三种：
左移 寄存器 (a) 右移 寄存器 (b) 双向 移位 寄存器 (c)
《数字电子技术》多媒体课件
学习要求 ：
* *
自学掌握
1. 掌握寄存器和移位寄存器的概念并会使用； 2. 掌握计数器概念，熟练掌握中规模集成计数器74161 和74160的功能，熟练掌握用160及161设计任意进制计 数器的方法。
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山东轻工业学院
6.3.1寄存器和移位寄存器
一、寄存器
寄存器是计算机的主要部件之一， 它用来暂时存放数据或指令。

数字电子技术第三版第六章

数字电子技术第三版第六章

3.获得脉冲的方法：
二、555 定时器
1. 电路组成
分压器
比较器
RS 触发器
输出 缓冲
晶体管 开关
+VCC
uO
TD
5 k
5 k
5 k
8
3
1
6
5
7
2
4
&
&
1
uD
2. 基本功能
+VCC
uO
TDLeabharlann 5 k5 k5 k
8
3
1
6
5
7
2
4
&
&
1
uD
CO
TH
TR
0
UOL
饱和
>2VCC/3
1 1 1
UOL
>VCC/3
饱和
<2VCC/3
>VCC/3
不变
不变
<2VCC/3
<VCC/3
UOH
截止
0
1
1
0
UTH
uo
TD的状态
U
R
3. 555 定时器的外引脚
双极型 （TTL） 电源: 4.5 16V
555
1 2 3 4
8 7 6 5
单极型 （CMOS） 电源: 3 18V 带负载能力强。
主要用途：把变化缓慢的信号波形整形为边沿陡峭的 矩形波。
Q Q
L H H L L
（二） 占空比可调电路
6
2
7
8
4
1
5
3
555
R1
C
+

《数字电子技术》课件第六章

《数字电子技术》课件第六章

Q1nQ2n Q3n
C Q3n
根据方程可得出状态迁移表， 如表 6－1 所示， 再由 表得状态迁移图， 如图 6－2 所示。 由此得出该计数器为 五进制递增计数器， 具有自校正能力(又称自启动能力)。
所谓自启动能力， 指当电源合上后， 无论处于何种状 态， 均能自动进入有效计数循环; 否则称其无自启动能力。
J 3 Q1nQ2n
___ ___
次态方程和时钟方程为 Q1n1 Q3n Q1n
___
Q2n1 Q2n
K3 1 CP1 CP CP2 CP1
___
Q3n1 Q1nQ2n Q3n
CP3 CP
由于各触发器仅在其时钟脉冲的下降沿动作，其余 时刻均处于保持状态，故在列电路的状态真值表时必须 注意。
(1) 当现态为000时，代入Q1和Q3的次态方程中，可
知在CP作用下Qn+1=1,
Q n 1 3
0
，
由于此时CP2=Q1,
Q1由
0→1 产生一个上升沿，用符号↑表示，故Q2处于保持状
态， 即 Q2n1 Q2n 0 。 其次态为 001。
(2)
当现态为
001
时，
Q n1 1
0,
Q n1 3
0
，此
z Q1n
(2) 列出状态真值表。 假定一个现态， 代入上述次态方程中得相应的次态， 逐个假定列表表示即得相应的状态真值表， 如表 6－3 所示。
(3) 画出状态迁移图。 由状态真值表可得出相应的状态图， 如图 6－8 所示。
图 6-8 例 3 状态迁移图
(4) 画出给定输入x序列的时序图。 根据给出的x序列， 由状态迁移关系可得出相应的次 态和输出。 如现态为 00， 当x=1 时， 其次态为 01， 输出 为0； 然后将该节拍的次态作为下一节拍的现态， 根据输 入x和状态迁移关系得出相应的次态和输出， 即 01 作为第 二节拍的现态。 当x=0 时， 次态为 11， 输出为 0， 如此 作出给定x序列的全部状态迁移关系， 如下所示， 其箭头 表明将该节拍的次态作为下一节拍的现态。

【2024版】精品课件-数字电子技术(第三版)(刘守义)-第6章

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果从Q3~Q0取得输出可以构成一个八进制计数器。 对比一下图 6.6中的时钟脉冲波形与Q3的输出波形， 不难发现，Q3的波形 的频率恰为时钟波形频率的1/8。 如果从Q3取得输出， 则 6.5电路构成了一个8分频器。
第6章 寄 存 器
2. 所谓可编程分频器是指分频器的分频比可以受程序控制。 在现代通信系统与控制系统中，可编程分频器得到广泛的应 用。 下面以图6.10的实际电路为例， 介绍利用移位寄存器 实现可编程分频的基本思路。
(2) 并行加载数据。 断开电源， 将S0、 S1置11（都接 高电平）， 将D0~D3置1010； 接通电源， 此时， 发光二极 管均不亮， 送出一个单脉冲， 观察发光二极管的亮、 灭情 况。如果操作准确， 发光二极管的亮、 灭指示Q0~Q3的数据 为1010， 说明D0~D3的数据已加载到输出端， 此时再改变输 入端的数据， 输出数据不变。
第6章 寄 存 器 实训6 寄 存 器
6.1 寄存器的功能与使用方法 6.2 寄存器应用实例 6.3 寄存器集成电路简介
第6章 寄 存 器
实训6 1. （1） 了解寄存器的基本功能。 （2） 学会寄存器的使用方法。 （3） 熟悉寄存器的一般应用。 （4） 进一步掌握数字电路逻辑关系的检测方法。
第6章 寄 存 器
第6章 寄 存 器
当A、 B的数据(即74LS194 S0、 S1端的数据)为01时， 数据右移； 第一个时钟脉冲过后， 74LS194（1）DSR端的数 据1移位至Q0端， 其他Q端的0均依次右移， 各输出端的数据 如表6.1的第2行数据所示； 此后， 随着时钟脉冲的到来， 发光二极管自左至右一个个点亮， 第8个脉冲以后， 全部二 极管均点亮, 此时， DSR端的数据变为0， 随着后续脉冲的到 来， 发光二极管自左至右一个个熄灭。

精品课件-数字电子技术-第6章

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可导出
t ln uC () uC (0)
uC () uC (t)
(6.1)
将τ=RC，uC(∞)=UCC，uC(0)=0， (6.1)，可得
uC (t)
2 3
U
代入式
CC
tW
RC ln UCC 0
U CC
2 3
U
CC
RC ln 3 1.1RC
(6.2)
第6章 脉冲波形发生器与整形电路
6.1.3 用555 (1) 输入信号从低电平上升的过程中，电路状态转换时
对应的输入电平与输入信号从高电平下降过程中电路状态转换 对应的输入电平不同，分别称为正向阈值电压UT＋和负向阈值 电压UT－，正向阈值电压与负向阈值电压之差称为回差电压， 用ΔUT表示(ΔUT＝UT＋－UT－)
(2) 在电路状态转换时，通过电路内部的正反馈过程使
第6章 脉冲波形发生器与整形电路
2. (1) 输出脉冲宽度tWO。如图6-8(c)波形图可知，暂稳态 t1～t2的时间即为输出脉冲宽度tWO。为计算方便，以t1时刻作 为计算时间起点，由uC
uC(0＋)≈0， uC(∞)≈UDD，
uC(tWO)=UTH=
1 UDD, τ≈RC 2
第6章 脉冲波形发生器与整形电路
它由电阻分压器、电压比较器C1和C2、基本RS触发器、放电三 极管V、一个与非门和一个非门组成。
第6章 脉冲波形发生器与整形电路
图6-1 CB555的电路和外引线排列
第6章 脉冲波形发生器与整形电路
555定时器的功能如表6-1 表6-1 555定时器的功能表
第6章 脉冲波形发生器与整形电路
6.1.2 用555 前面讲过的触发器有两个稳定状态，从一个稳定状态翻转

数字电子技术(第三版) 第6章

数字电子技术(第三版) 第6章
例 1 时序电路如图 6 - 1 所示，分析其功能。
图6–1 例1图
解 该电路为同步时序电路。 从电路图得到每一级的激励方程如下：
J1 Q3n J 2 Q1n J3 Q1nQ2n
K1 1 K2 Q1n K3 1
其次态方程为
Q n1 nQ2n
Q n1 3
Q1nQ2n Q3n
C Q3n
根据方程可得出状态迁移表， 如表 6－1 所示， 再由 表得状态迁移图， 如图 6－2 所示。 由此得出该计数器为 五进制递增计数器， 具有自校正能力(又称自启动能力)。
所谓自启动能力， 指当电源合上后， 无论处于何种状 态， 均能自动进入有效计数循环; 否则称其无自启动能力。
表 6 – 1 例 1 状态表
图 6 – 2 例 1 状态迁移图
该电路的波形图如图 6－3 所示。 图 6－3 例 1 波形图
例 2 时序电路如图 6 - 4 所示，分析其功能。 图6–4 例2图
解 该电路为同步时序电路。 电路图的激励方程为
D1 Q3n ； D2 Q1n ； D3 Q2n
表 6 – 3 例 3 状态真值表
Q1n
Q2n
Q3n
0
0
0
0
0
1
0
1
0
0
1
1
1
0
0
1
0
1
1
1
0
1
1
1
Q1n1
1 0 1 0 1 0 1 0
Q2n1
0 0 0 0 1 1 1 1
Q n1 3
0 0 1 1 0 0 1 1
(3) 画出状态迁移图。 由状态真值表可得出相应的状态图， 如图 6－8 所 示。

数字电子技术6章

数字电子技术6章
(2)根据输出分类 米利型时序电路的输出不仅与现态有关，而且还决定
于电路当前的输入。 穆尔型时序电路的其输出仅决定于电路的现态，与电
路当前的输入无关；或者根本就不存在独立设置的输出， 而以电路的状态直接作为输出。
6.2 时序逻辑电路的 分析方法
6.2.1 同步时序逻辑电路的分析方法 6.2.2 同步时序逻辑电路的描述方法 *6.2.3 异步时序逻辑电路的分析方法
• 方法：状态转换表、状态转换图、时序表
一、状态转换表
若将任何一组输入变量及电路初态的取值代入状态 方程和输出方程，即可算出电路的次态和现态下的输出 值；以得到的次态作为新的初态，和这时的输入变量取 值一起再代入状态方程和输出方程进行计算，又得到一 组新的次态和输出值。如此继续下去，把全部的计算结 果列成真值表的形式，就得到了状态转换表。
在时钟脉冲的作用下， 电路状态、输出状态随时间 变化的波形图叫做时序图。
勇于开始，才能找到成功的路
四、基本分析步骤：
1
电路图
判断电路 逻辑功能
时钟方程(可 2
省)、驱动方程
状态方程
和输出方程
状态图、 5 状态表、
SM图或时 序图
3 4
计算
五、分析举例：
例
同步时序电路中 1 时钟方程：CLK2 CLK1 CLK0 CLK 此方程可省略。
按照此规则，就可根据状态转换表或状态转换图画出 对应的SM图来。
S0到S5状态输出均为0，S6、S7状态输出为1，它们 的次态都是S0。
四、时序图
CLK Q3
00 10 20 30 41 51 61 70 01 10
Q2 Q1 Y
0 00 0 10 1 00 1 10 0 00 0 10 1 01 0 00 1 11 0 00

第六章数字电子技术

第六章数字电子技术

×
×
可编程
×
×
3. 与编程、或固定：代表器件PAL（Programmable Array Logic） 和GAL（Generic Array Logic）。
在这种结构中，或阵列固定若干个乘积项输出。
每个交叉
点都可编程。
××
F1为两个 乘积项之和。
F1
各种PLD的结构特点
类型
PROM PLA PAL GAL
EPROM2716是211×8位可 改写存储器，有11位地址线A0～ A10，产生字线为2048条，D7～ D0是8位数据输出/输入线，编程 或读操作时，数据由此输入或输 出。
CS为片选控制信号，是低电 平有效。
OE/PGM为读出/写入控制端低 电平时输出有效，高电平进行编程， 满足使用要求，且仅有2716芯 片时，可用多片并联来扩展地址线和数据线。下图是将2片2716 扩展成2048×16的数据的连接示意图。
（一）叠栅型（SIMOS）存储单元
++ ++ ++
开启电压UT2
开启电压加大
三、浮栅编程技术
用浮栅编程技术生产的编程单元是一种能多次改写的 ROM，即已写入的内容可以擦去，也可以重新写入新的内 容。
（一）叠栅型（SIMOS）存储单元
---
三、浮栅编程技术
用浮栅编程技术生产的编程单元是一种能多次改写的 ROM，即已写入的内容可以擦去，也可以重新写入新的内 容。
近年来PLD从芯片密度、 速度等方面发展迅速，已成为 一个重要分支。
PLD是20世纪70年代发展起来的新型逻辑器件，相继出现
了ROM、PROM、PLA、PAL、•G可A由L、或E阵P列LD直和接F输PG出A，等。

数字电子技术 第6章 寄存器与计数器

数字电子技术 第6章 寄存器与计数器

68
工作原理分析
69
74LS90具有以下功能：（1）异步清零。（2）异步置9。（3） 正常计数。（4）保持不变。
70
例6-7 分别采用反馈清零法和反馈置9法，用 74LS90构成8421BCD码的8进制加法计数器。 解：（1）采用反馈清零法。
71
（2）采用反馈置9法。
首先连接成8421BCD码十进制计数器，然后在此基础 上采用反馈置9法。8进制加法计数器的计数状态为 1001、0000～0110，其状态转换图如图（a）所示。
41
6.4.1
集成同步二进制计数器
其产品多以四位二进制即十六进制为主，下面 以典型产品 74LS161为例讨论。
42
① 异步清零。当CLR=0时，不管其它输入信号的状 态如何，计数器输出将立即被置零。
43
② 同步置数。当CLR=1（清零无效）、LD=0时， 如果有一个时钟脉冲的上升沿到来，则计数器输出 端数据Q3～Q0等于计数器的预置端数据D3～D0。
13
例6-1 对于图6-4所示移位寄存器，画出下图所示输入 数据和时钟脉冲波形情况下各触发器输出端的波形。 设寄存器的初始状态全为0。
14
2. 集成电路移位寄存器 常用集成电路移位寄存器为74LS194，其逻辑符号和 引脚图如图所示。
15
16
例6-2 利用两片集成移位寄存器74LS194扩展成一 个8位移位寄存器。
连 接 规 律 加 法 计 数 减 法 计 数 T＇触发器的触发沿 上 升 沿 下 降 沿
CPi Q i 1
CPi Qi 1
CPi Q i 1
例子
25
CPi Qi 1
6.2.2
异步非二进制计数器

数字电子技术第六

数字电子技术第六

1 01 0 10 1 0 11 0 11 0
39
(４)拟定电路旳逻辑功能. •X=0时
00
01 10 11
电路进行加1计数 •X=1时
00
11 10 01
电路进行减1计数 。
X/Y Q2Q1 00
0/1 1/0
电路功能：可逆计数器
11
Y可了解为进位或借位端。
0/0
1/0
01
1/0 0/0 1/1
分析：找出给定时序电路旳逻辑功能 即找出在输入和CLK作用下，电路旳次态和输出。
一般环节： ①从给定电路写出存储电路中每个触发器旳驱动方程 （输入旳逻辑式），得到整个电路旳驱动方程。
②将驱动方程代入触发器旳特征方程，得到状态方程。
③从给定电路写出输出方程。
几种概念
有效状态：在时序电路中，但凡被利用了旳状态。 有效循环：有效状态构成旳循环。
X/Y Q2Q1
状态图
0/0
00
1/0
01
0/1
1/0 1/0
0/0
1/1
11
0/0
10
38
根据状态转换表，画出波形图。
CP
Q1nQ0n
Q Q n1 n1 10
Z
A
A= 0 A= 1
0 0 0 1 1 1 0 QQ10
0 1 1 0 0 0 0 QQ21
10 11 01 0
11 00 10 1 Z
这四种措施从不同侧面突出了时序电路逻 辑功能旳特点，它们在本质上是相同旳，能够 相互转换。
6.2 时序逻辑电路旳分析措施
时序电路旳分析环节：
1
电路图
时钟方程、 驱动方程和
输出方程

数字电子技术基础第六章

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解 (1) 写出电路方程式 ① 时钟方程 ② 驱动方程
D2= Q0 Q1
数字电子技术基础第六章
(2) 求电路状态方程
D2= Q0 Q1
数字电子技术基础第六章
(3)列电路状态转换真值表
D2= Q0 Q1
CP2 D2 CP1 D1 CP0 D0
000
00 1
10
0
1
001
0
1
00
1
0
010
00 0
10
Z(Z1，…Zj)
Q(Q1，…Qr)
各信号之间的逻辑关系方程组： Z＝F1(X，Qn) Y＝F2(X，Qn) Qn+1＝F3(Y，Qn)
Y(Y1，…Yr)
输出方程 驱动方程 状态方程
数字电子技术基础第六章
6.1.2 时序逻辑电路的分类
1、从控制时序状态的脉冲源来分： 同步： 存储电路里所有触发器有一个统一的时钟源
数字电子技术基础第六章
例：分析下图逻辑电路。
解：电路中，FF1的时钟CP1未与时钟源CP相连，属异步时序电路。 ⑴ 写各逻辑方程式：
。
① 各触发器的时钟信号逻辑方程： FF0：CP0＝CP，上升沿触发； FF1：CP1＝Q0，仅当Q0由0→1时，Q1状态才可能改变，否则 Q1 状态保持。 ② 输出方程：
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（2）用D触发器实现
数字电子技术基础第六章
例2 试设计一个同步时序电路，要求电路中触发器Q0、Q1、 Q2及输出Y端的信号与CP时钟脉冲信号波形满足下图 所示的时序关系。
解： 据题意可直接由波形图画出电路状态图。
(1) 确定触发器的类型和个数
选择3个上升沿触发的JK 触发器。

精品课件-数字电子技术-第6章

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uO If Rf
R 2
Vref 23 R
3 i0
2i
Di
Vref 24
3
2i Di
i0
第6章 数/模转换和模/数转换
对于n位的权电阻D/A转换器，其输出电压大小为
uO
Vref 2n
n 1
2i Di
i0
由上式可以看出，二进制权电阻D/A转换器的模拟输出电
压与输入的数字量成正比关系。当输入数字量全为0时，DAC
i Vref ( D0 D1 D2 ... Dn1 )
R 2n 2n1 2n2
21
Vref 2n R
(
D0
20
D1 21
D2
22
...
Dn1 2n1
)
第6章 数/模转换和模/数转换
若Rf=R，则运算放大器的输出为
uO ห้องสมุดไป่ตู้Rf i
Vref 2n
(D0 20
D1 21
D2 22
...
Dn1 2n1 )
uO
X
Vref 2n
第6章 数/模转换和模/数转换
其中，X=Dn－12n－1+Dn－22n－2+…+D121+D020，为二进制数字量 所代表的十进制数，所以有：
uO
Vref 2n
( Dn1 2n1
Dn2 2n2
... D1 21 D0 20 )
例如当n=3、 参考电压为10 V时，D/A转换器输入二进
第6章 数/模转换和模/数转换
为了保证数据处理结果的准确性，A/D、D/A转换器 必须有足够高的转换精度。同时，为了适应快速的过程 控制和检测的需要，A/D、D/A转换器必须有足够快的转 换速度。因此，转换精度和转换速度是衡量A/D、D/A转

《数字电子技术 》课件第6章 (6)

《数字电子技术 》课件第6章 (6)
式中： A、 B为两个加数， C为低位进位， S为本位和， Ci为本位向高位的进位。
31
第 6 章 存储器和可编程逻辑器件 用这些乘积项组成S和Ci表达式如下： S =P0+P1+P2+P3 Ci =P4+P5+P6 根据上式， 可画出由PLA实现全加器的阵列结构图如图
6.11所示。
32
第 6 章 存储器和可编程逻辑器件
6
第 6 章 存储器和可编程逻辑器件 ROM中地址译码器实现了地址输入变量的“与” 运算，
存储矩阵实现了字线的“或”运算， 即形成了各个输出逻辑 函数。 因此, ROM实际上是由与阵列和或阵列构成的电路， 与阵列相当于地址译码器， 或阵列相当于存储矩阵， 如图6.2 所示。 如有一个容量为4字× 4位的ROM， 它就有2（4=22） 根地址线， 4根字线， 4根位线， 如图6.3所示。
26
第 6 章 存储器和可编程逻辑器件 当其为低电平时， 该片被选中才工作； 为高电平时，
对应ROM不工作, 各片ROM 的片选端由2线/4线译码器控制； 译码器的输入是系统的高位地址A11、A10， 其输出是各片 ROM的片选信号， 若A11A10=10， 则ROM（3）片的 CS， 有效为“0”， 各片ROM的片选信号无效为“1”， 故选中第三 片， 只有该片的信息可以读出， 送到位线上， 读出的内容则 由低位地址A9~A0决定， 四片ROM轮流工作， 完成字扩展。
6.1.3 可编程只读存储器
PROM在出厂时， 存储体的内容为全0或全1， 用户可根 据需要将某些内容改写， 也就是编程。常用的双极型工艺 ROM， 采用烧毁熔断丝的方法使三极管由导通变为截止， 使 三极管不起作用， 存储器变为“0”信息； 而未被熔断熔丝的 地方， 即表示为“1”信息。 PROM只实现一次编写的目的， 写好后就不可更改。

数字电子技术基础第6章

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03
组合逻辑电路
组合逻辑电路的基本概念
组合逻辑电路的定义
组合逻辑电路的表示方法
由门电路组成的数字电路，其输出仅 取决于当前的输入。
逻辑函数表达式、逻辑电路图、真值 表等。
组合逻辑电路的特点
无记忆功能，输入发生变化时，输出 立即响应。
组合逻辑电路的分析与设计
组合逻辑电路的分析步骤 列出真值表；
写出逻辑函数表达式；
THANKS
感ห้องสมุดไป่ตู้观看
03
区别
数字信号是离散的，而模拟信号是连续的；数字信号只有高、低两种状
态，而模拟信号具有无限多种状态；数字信号抗干扰能力强，传输距离
远，而模拟信号易受干扰，传输距离较短。
数字电子技术的应用
计算机技术
计算机的核心部件如CPU、内 存等都采用了数字电子技术。
通信技术
数字通信具有抗干扰能力强、 传输距离远、保密性好等优点 ，广泛应用于移动通信、光纤 通信等领域。
数字密码锁的实现方式
数字密码锁的实现方式有多种，可以通过硬件实 现，如使用集成电路或可编程逻辑器件，也可以 通过软件实现，如使用单片机或微处理器。
数字频率计的设计与实现
01
数字频率计简介
数字频率计是一种利用数字电 路技术实现频率测量的电子设 备，具有测量准确度高、测量 范围广等优点。
03
02 数字频率计的组成
状态
时序逻辑电路的状态，通 常用二进制代码表示。
状态转移图
描述时序逻辑电路状态转 移规律的图形，由状态转 移表推导得出。
时序逻辑电路的分析与设计
分析方法
通过分析输入输出关系、 状态转移图和真值表，确 定时序逻辑电路的功能。
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习 题一、填空题1. 寄存器可以分为基本寄存器和移位寄存器两种。

2. 74LS161是具有同步置数、异步清零、保持和计数4种功能。

3. 时序逻辑电路输出信号的特点可以分为Mealy 型和Moore 型。

4. 计数器按内部触发器是否同时翻转可以分为同步计数器和异步计数器。

5. 计数器按计数增减趋势不同 可以分为加法计数器、减法计数器和可逆计数器。

6. 用n 个D 触发器构成的环形计数器，其有效循环中状态数为n 个。

7. 用n 个D 触发器构成的扭环形计数器，其有效循环中状态数为2n 个。

8. 用4位二进制加法计数器计数，最多可以计15个脉冲信号。

9. 要使8位代码全部串行移入8位寄存器中，需要串行输入8个移位脉冲。

10. 4位同步并行输入寄存器输入一个新的4位数据需要1个移位脉冲信号。

二、分析与设计题1. 分析题图6.1所示时序逻辑电路的逻辑功能，要求写出电路的驱动方程、状态方程和输出方程，画出状态转换图，说明能否自启动。

Y题图6.1解：该电路为同步时序逻辑电路，驱动方程为nnn nn Q K Q Q J Q K J Q K J 33213122311'======特性方程为n n 1Q K''JQ +=+n Q状态方程为'Q Q ''Q Q 'K 'Q J Q ''Q Q 'K 'Q J Q 'Q 'Q 'K 'Q J n321n 33n 321n 33n 3313n21n 21n 22n 2212n13n 13n 11n 1111n n n n n n n n n n n n Q Q Q Q Q Q Q Q Q Q Q Q =+=+=+=+=+=+=+++输出方程为n Q Y3=状态转换表为画出状态转换图如图能自启动。

2. 分析题图6.2所示时序逻辑电路的逻辑功能，要求写出电路的驱动方程、状态方程和输出方程，画出状态转换图，说明能否自启动。

3题图6.2解：该电路为异步时序逻辑电路，驱动方程为111332211======K J K J K J特性方程为n n 1Q K''JQ +=+n Q，三个触发器均为下降沿触发的器件，实现翻转功能状态方程为'Q 'Q 'Q n 313n 212n111===+++n n n Q Q Q由于该电路无输出端，故无输出方程画出状态转换图如图321Q Q Q /Y能自启动。

3. 画出题图6.3所示时序逻辑电路的状态转换表和状态转换图，并分别说明A =0和A =1时电路的逻辑功能。

题图6.3解：该电路时同步时序逻辑电路，下降沿触发。

驱动方程为nnnQK AQJ AQ K A J 1212211)''(====特性方程为n n 1Q K''JQ +=+n Q 状态方程为n 2n 1n 2n 1n 22n 22122n 1n 12n 1n 11n 1111Q'Q 'Q Q Q 'K 'Q J ''Q Q ''Q Q 'K 'Q J +=+=+=+=+=++A QAQ A AQ A Q n nn n状态转换表为画出状态转换图如图A=1A=0时是不能自启动的1进制计数器；A=1时是能自启动的三进制计数器。

4. 分析题图6.4所示的计数器在X=0和X=1时分别为几进制计数器。

1题图6.4解：该计数器利用置数法实现N进制。

当X=0时，DCBA为0010，当计数到1010时符合置数条件，将同步置数为0010，所以计数范围为0010-1010，为9进制计数器。

当X=1时，DCBA为1000，当计数到1010时符合置数条件，将同步置数为1000，所以计数范围为1000-1010，为3进制计数器。

5. 分析题图6.5所示的计数器为几进制计数器。

解：由于CP2与Q1相连，同时计数脉冲从从CP1输入、从Q D输出。

则得到十进制计数器。

Q4Q3Q2Q1从0000开始计数时，此时0102R R⋅=0且9192S S⋅=0时，计数器在输入计数脉冲的下降沿进行计数。

当计数到1000时，即0102R R⋅=1且9192S S⋅=0时，计数器被异步置0。

所以计数范围为0000-0111，为8进制计数器。

6. 用双向移位寄存器74LS194和必要的门电路构成十二进制加法计数器。

解：M=12时，n=6，用两片74LS194构成妞环形计数器实现。

S17. 用JK触发器和必要的门电路构成同步十一进制加法计数器。

1Q 2Q 3Q 4Q题图6.5解：因为十一进制计数器必须有11个不同的电路状态，所以需要用4个触发器组成。

可画出电路状态Q 4Q 3Q 2Q 1的状态图和对应的卡诺图。

输出为C 。

/C4321Q Q Q Q画出卡诺图如图。

43n nQ Q 21n n Q Q 0001111000010001/00010/00100/00011/00101/00110/00111/01000/011101001/01010/0××××/×××××/×××××/×××××/×××××/×0000/1的卡诺图C Q Q Q Q n /1234+43n nQ Q 21n nQ Q 00011110000100000001111011×××××的卡诺图14+n Q000111100001001011101110×××××43nn Q Q 21n nQ Q 的卡诺图13+n Q43n n Q Q 21n nQ Q 0001111000010101011011101×××××的卡诺图12+n Q43n n Q Q21n n Q Q 0001111000011001101011101×××××的卡诺图11+n Q43n nQ Q 21n nQ Q 000111100001000000001110×××××1的卡诺图C从卡诺图写出电路的状态方程得到n n n n n n n n n n n n n n n n n n n n n n n n n n n n n n n n n n n n n n n n n n n n n Q C Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q 2n 4114n 2141n 211214n 211241n 212n 3123121231n 32n 313n42n 4123n 41232n 4n 4n 41232n 41232n 414Q 0')''Q (''''Q '''Q '''Q )Q ''('''Q 'Q Q ''Q 'Q 'Q )'Q Q ('Q 'Q =++=+=+=+=++=++=+=+=++=+=++++将上式与JK 触发器的特性表达式n n n Q K JQ Q''1+=+对照，即可得到驱动方程为n nn n nnn n n nn n n Q C K Q J Q Q K Q J Q Q K Q Q J Q K Q Q Q J 2n 414n 2114212123123241234Q 1''Q ==+=+======根据驱动方程画出电路图略。

将无效状态带入状态方程计算，说明电路能自启动8. 用T 触发器和必要的门电路构成十三进制减法计数器。

提示：先利用T 触发器构成十六进制减法计数器，然后再用反馈清零法或置数法构成十三进制计数器。

具体求解过程不再给出。

9. 试分别用74LS161的异步清零和同步置数功能构成十进制计数器。

解：异步清零和同步置数功能构成十进制计数器如图A B C DA B C D10. 试用74LS194设计一个5位环形计数器，要求电路能够自启动。

答案略11. 用两片74LS290构成二十四进制计数器。

解：CP1输入计数脉冲为5进制计数器，利用图示连法，器件计数到24时实现异步清零，所以技术范围为0-23，为24进制计数器。

5432112. 试用两片74LS160和必要的门电路构成三十一进制的加法计数器。

解：由于31是一个不能分解的素数，所以必须采用整体置数或整体置零的连接方式。

若采用整体置数法，则应先将两片按同步连接方式接成10×10=100进制计数器，然后用电路计为30的状态译出LD’=0信号，如图所示，这样在电路从零状态开始计数，计入31个脉冲后将返回全零状态，形成三十一进制计数器。

13. 用同步十进制计数器74LS160和8选1数据选择器74LS151设计一个计数器型序列信号发生器，产生周期性序列信号010*******。

解：选用74160，可列出在CLK连续作用下计数器状态Q3Q2Q1Q0与要求产生的输出Z 之间关系的真值表，如表所示。

选用8选1数据选择器，则它的输出逻辑式可写为)()()()()()()()(0127'01260'125'0'12401'23'01'220'1'21'0'1'20A A A D A A A D A A A D A A A D A A A D A A A D A A A D A A A D Y +++++++=由真值表写出Z 的表达式，并化成与上式对应的形式则得到)().(0)()().(0).(0).(1).(0012'3'0120'12'3'0'12'301'2'01'20'1'2'0'1'2Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q Z +++++++=令1,,0,,,1'37546320001122===========D Q D D D D D D D Q A Q A Q A ，则数据选择器的输出Y 即所求之Z 。