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第2章 TMS320C55x的硬件结构

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第2章 TMS320C55X系列DSP

第2章 TMS320C55X系列DSP
和以往的处理器系列相比，C55X强化了仿真和调试能力 ，所提供的仿真环境更加接近实际的应用环境，而且可以在仿 真时进行实时的应用程序操作。
C55X开发工具的强化仿真特性包括： ● 用观察点/断点来做非插入式的实时调试； ● 更快的屏幕更新； ● 在仿真停顿事件期间，更好地控制程序代码的执行； ● 实时数据交换(RTDX)。
21
3. 实时数据交换(RTDX)
RTDX是在目标系统和运行调试器的仿真主机之间交换数 据。片内的实时仿真硬件提供一条与调试控制共享的路径。目 标系统与主机之间的数据交换率可达2 MB/s，所开辟的新的仿 真能力包括：
● 仿真到目标系统的实时输入； ● 在主机上实时地更新目标系统的性能曲线。
22
2.2 TMS320C55XCPU的结构
C55X灵活的指令Cache(高速缓冲存储器)也可以对不同类 型的代码做优化配置。改善Cache的访问率，就意味着减少片 外的访问，从而减少系统的功耗。
14
(3) 外设和片上存储器阵列的自动低功率机制。C55X的核 处理器会自动地管理片上外设和存储器阵列的功耗。这种资源 的管理完全是自动的，对用户透明。而且，这种功耗的降低， 并不影响处理器的性能。当某个片上的存储器阵列没有被使用 时，它们就自动地切换到低功率模式。当一个访问的要求到达 时，该阵列就恢复到正常的工作状态，完成存储器的访问，无 须应用程序的干预。如果没有进一步的访问，该阵列又回到低 功率状态。该处理器对片上外设也提供类似的控制。当外设没 有激活，以及CPU不需要其关注时，就进入低功率状态。外设 响应处理器的要求，退出低功率状态，也不需要程序的干预。 这种功率管理也可以在软件的外设IDLE(闲置)域控制下进行。
24
图2-1 TMS320C55X内核结构图

2.3 C55x的CPU结构

2.3 C55x的CPU结构

28
2.3.7 数据计算单元 单元) 数据计算单元(D单元 单元
D单元是C55X DSP中主要的数据执行部件，完成大部分 数据的算术运算工作。它由移位器、40 bit ALU、两个17 bit的 乘法累加器(MAC)和若干寄存器构成。数据计算单元的两个乘 法累加器能够并行使用，可以有效提高DSP运行效率。D单元 中的寄存器包括累加器和两个用于维特比译码的专用指令寄存 器。 D单元包括了CPU的基本计算单元。图2-5是D单元的基本 框图。下面介绍D单元的主要部分。
8
图 指令缓冲单元(I单元)框图
9
1. 指令缓冲队列
CPU从程序存储器一次可以提取32 bit代码。读程序的数 据线(PB)从存储器提取32 bit的代码，放入指令缓冲队列。该 队列一次最多可以存放64 Byte的代码。当CPU准备好解码后， 每次可以从队列里取6 Byte送往指令解码器。 另外，为了协助指令的流水操作，指令缓冲队列还能完成 以下操作： (1) 执行队列中的一个代码块(局部循环指令)。 (2) 当测试了一个程序流控制指令(条件分支、条件调用或 条件返回)，则可以随机提取指令。
31
(2) 将16 bit的寄存器、存储器以及I/O空间的值左移达31 bit或右移达32 bit，移位计数可从暂时寄存器(T0～T3)读取， 或由指令里的常数来指定； (3) 将16 bit的立即数左移达15 bit，必须在指令里指定一个 常数作为移位计数； (4) 归一化累加器值； (5) 压缩和扩展bit域，作bit计数； (6) 对寄存器值作循环移位； (7) 在累加器值被存储到数据存储器之前，对它们作取整 或饱和运算。
21
图2-4 地址数据流单元(A单元)框图
22
下面介绍A单元的主要部分。

讲稿TMS320C55x DSP 硬件部分

讲稿TMS320C55x DSP 硬件部分

江苏技术师范学院 电气信息工程学院
TMS320VC5509A 功能概述
江苏技术师范学院 电气信息工程学院
TMS320VC5509A 功能概述
江苏技术师范学院 电气信息工程学院
CPU的结构
江苏技术师范学院 电气信息工程学院
指令集结构与实现要点
• C55x的指令集具有高度并行的结构，从而可以提高代 码的密度，降低每个运算所要求的周期数。
TMS320C55x DSP 硬件部分
江苏技术师范学院 电气信息工程学院
议题
• TMS320C55x 概述 • CPU的结构 • CPU寄存器 • 存储器和I/O空间 • 堆栈操作 • 中断和复位操作 • 寻址模式 • 片上外设
江苏技术师范学院 电气信息工程学院
TMS320C55x 概述
江苏技术师范学院 电气信息工程学院
TI DSP 被前8位 数码相机制造商 中的7个所选用
TI DSP 占VoIP 网关市场的80%
TI DSP 被前10位 无线基站制造商 中的8个所选用
TI DSP 占IP电话 设计的80%
江苏技术师范学院 电气信息工程学院
C55x 性能和优点
性能
32×16-bit指令缓冲队列 两个17 ×17-bit的MAC单元 1个40-bit的ALU 1个40-bit的桶形移位器 1个16-bit的ALU 4个40-bit的累加器 12组独立的总线 用户配置的IDLE域
优点
缓冲可变长度的指令，实现高效的块循环操作 单周期内执行两次MAC操作 执行高精度的算术和逻辑运算 可以将40-bit的结果左移32-bit，或右移32-bit 与主ALU并行，执行简单的算术运算 保持计算结果，降低对存储器传输的要求 并行地为各计算单元提供指令及操作码 改善低活动性时的电源管理

DSP原理与应用 第三版

DSP原理与应用 第三版

运算速度 以上。TMS320C6201执行1024点复数FFT运算时间只有66uS。
高度集成化
集滤波、A/D、D/A、ROM、RAM和DSP内核于一体的
运算精度和动态范围
模拟混合式DSP芯片已有较大的发展和应用。 DSP字长从8位已增到64位,累加器长度也增到40位,
开发工具
提高了运算精度。同时,采用超长字指令字(VLIW)结构和
2. TMS320C55x概况
目前C55x系列芯片主要有:
C5501/2(主频300MHz, McBSP,HPI接口), C5503/6/7/9A (主频200MHz, McBSP, HPI,
优点：成本低廉 缺点：性能差、
速度慢
DSP处理器
优点：速度高、大规模生产成本低； 缺点：开发成本高、通用性差。
针对数字信号处理的要求而设计，是数 字信号处理系统设计中采用的主流芯片。 优点：灵活、高速、便于嵌入式应用
7
1.2 DSP芯片简介
1.2.1 DSP芯片的发展历史、现状和趋势 1.2.2 DSP芯片的特点 1.2.3 DSP芯片的分类 1.2.4 DSP芯片的应用领域 1.2.5 选择DSP芯片考虑的因素
可同时进行取指令和多个数据存取操作,使CPU
在一个机器周期内可多次对程序空间和数据空
采用哈佛结构 间进行访问, 大大地提高了DSP的运行速度。
采用多总线结构
T1
T2
T3
T4
时钟
采用流水线结构
取指令
N
N+1
N+2
N+3
指令译码
N-1
N
N+1
N+2
配有专用的硬件乘法-累加器 取操作数 N-2

第2章_TMS320C55x的硬件结构

第2章_TMS320C55x的硬件结构

VC5509A的时钟频率可 2.1.4 C55x外设配置
10位，用于采集电压、 面板旋钮的输入值
在无CPU涉入的情况下， 外部存储器接口（EMIF） 允许数据在内部存储器和 外部存储器、增强型主机 接口(EHPI) 之间传输 直接存储器访问控制器（DMA ） 为全双工串口，VC5509设 有3个 McBSP 多通道串行缓冲口（McBSP ）
(b) 144脚PGE封装(顶视图)
图2-2 TMS320VC5509A的封装
2.2.1 引脚属性
表2-3 VC5509A PGE信号引脚对应图(1)
引脚号 1 2 3 4 5 6 7 8 9 10 名称 引脚号 37 38 39 40 41 42 43 44 45 46 名称 引脚号 73 74 75 76 77 78 79 80 81 82 名称 引脚号 109 110 111 112 113 114 115 116 117 118 名称
CVDD
D9 D10 D11
ADVDD
AIN0 AIN1
VSS
C10 C13
AVDD AVSS
VSS
DVDD
VSS
2.2.2 引脚信号定义与描述




并行总线引脚 初始化、中断和复位 引脚 位输入/输出信号 振荡器/时钟信号 实时时钟 I2C总线


McBSP接口 USB接口 A/D接口 测试/仿真引脚 电源引脚
引脚号 31 32 33 34 35 36 名称 C14 C12 引脚号 67 68 69 70 71 72 名称 D8 引脚号 103 104 105 106 107 108 名称 引脚号 139 140 141 142 143 144 名称

TMS320C55x的硬件结构-20140923

TMS320C55x的硬件结构-20140923

数据写总线 EAB,FAB EB,FB
3
表2-4 地址总线和数据总线的功能
总 线 PAB PB CAB、 DAB CB、DB BAB 宽 度 24 位 32 位 每组 24 位 每组 16 位 24 位 功 能 读程序的地址总线，每次从程序空间读时，传输 24 位地址 读程序的数据总线，从程序存储器传送 4 字节（32 位）的程序代码给 CPU 这两组读数据的地址总线，都传输 24 位地址。DAB 在数据空间或 I/O 空间每读一次时传送一个地址，CAB 在两次读操作里送第二个地址 这两组读数据的数据总线， 都传输 16 位的数值给 CPU。 DB 从数据空间 或 I/O 空间读数据。CB 在读长类型数据或读两次数据时送第二个值 这组读数据的地址总线，在读系数时传输 24 位地址。许多用间接寻址 模式来读系数的指令，都要使用 BAB 总线来查询系数值 这组读数据的数据总线，从内存传送一个 16 位数据值到 CPU。 BB 不和外存连接。BB 传送的数据，由 BAB 完成寻址某些专门的指令， BB 16 位 在一个周期里用间接寻址方式，使用 BB、CB 和 DB 来提供 3 个 16 位 的操作数。经由 BB 获取的操作数，必须存放在一组存储器里，区别于 CB 和 DB 可以访问的存储器组 EAB、FAB EB、FB 每组 24 位 每组 16 位 这两组写数据的地址总线，每组传输 24 位地址。EAB 在向数据空间或 I/O 空间写时传送地址。FAB 在双数据写时，传送第二个地址 这两组写数据的数据总线，每组都从 CPU 读 16 位数据。EB 把数据送 到数据空间或 I/O 空间。 FB 在写长类型数据或双数据写时传送第二个值
Program Bus

E Data Read Buses (B,C,D) A M I PU IU AU DU F D

第3_2讲-第2章TMS320C55x的硬件结构-状态寄存器249-12汇总


– CPL＝0，DP直接寻址模式 • 与数据页寄存器 DP 相关。 – CPL＝1，SP直接寻址模式
• 与数据堆栈指针 SP 相关。DSP称为运行在编译模式。
18
• 注意 – 对I/O空间的直接寻址，总是与外设数据页寄存器 （PDP）相关。 • 可用以下指令和伪指令来改变寻址模式： BCLR CPL .CPL_off ;清零CPL（运行时） ;告知汇编器CPL＝0
16
• 可用以下指令或伪指令来改变模式： BCLR C54CM ;清零C54CM（运行时） .C54CM_off ;告知汇编器C54CM＝0
BSET C54CM ;置位C54CM（运行时） .C54CM_on ;告知汇编器C54CM＝1
17
15 ST1_55 BRAF R/W-0 7 C16 R/W-0
– 装入ST0_55，但不改DP位域的值，可用OR或AND指令
9
test/control bit
4. 测试/控制位
14 ACOV3 R/W-0 13 TC1 R/W-1 12 TC2 R/W-1 11 CARRY R/W-1 10 ACOV0 R/W-0 9 ACOV1 R/W-0 8～0 DP R/W-000000000
13
15 ST1_55 BRAF R/W-0 7 C16 R/W-0
14 CPL R/W-0 6 FRCT R/W-0
13
2. BRAF位
12 11 HM R/W-0 INTM R/W-1
10 M40 R/W-0 4～0 ASM R/W-00000
9 SATD R/W-0
8 SXMD R/W-1
XF R/W-1 5 C54CM R/W-1
15 ST0_55 ACOV2 R/W-0

C55x的硬件结构


6
8/16/24/32/40/48位 16位
算术逻辑单元(ALU)
辅助寄存器字长 辅助寄存器 存储空间 数据寄存器
1（40位）
2字节（16位） 8 独立的程序/数据空间 0
1（40位） 1（16位）
3字节（24位） 8 统一的程序/数据空间 4
C55x的特征及优点
特征 优点
一个 32位 x 16位指令缓冲队 缓冲变长指令并完成有效的块重复操作 列 两个17位x17位的乘法累加 器 一个40位算术逻辑单元 (ALU) 在一个单周期执行双乘法累加操作 实现高精度算术和逻辑操作
算术逻辑电路 寄存器组构成
A单元包括的寄存器类型
数据页寄存器 指针 循环缓冲寄存器 临时寄存器
数据计算单元（D）
由移位器、算术逻辑电路、乘法累加器和寄存器 组构成
指令流水线
C55x的指令流水线包括两个阶段：
取流水线
指执行流水线
流水线节拍 D 从指令缓冲队列中读6个字节的指令 对一个指令对或一个单指令进行解码 给对应的CPU功能单元分配指令 读取STx_55种与数据地址产生相关的位 ST1_55(CPL) ST2_55(ARnLC) ST2_55(ARMS) ST2_55(CDPLC)
TMS320VC5509A的主要特性
CPU
两个乘法累加单元（MAC） 40位的算术逻辑单元（ALU）和一个16位的算术逻辑单元 采用先进的多总线结构
存储器
128K x 16位的片上RAM【64KB的DARAM和192KB的SARAM】 8M x 16位的最大可访问外部寻址空间（同步DRAM） 外部存储器接口（EMIF）与通用输入/输出（GPIO）共用引脚
AC1 AC2 R
X

第2章TMS320C55x 的硬件结构

5
Cycle 5
图2-1 TMS320C55x CPU结构图
6
总线和单元
1. 内部地址总线和数据总线(Internal Address Bus and Data Bus) 2. 存储器接口单元(Memory Interface Unit) 3. 指令缓冲单元 (Instruction Buffer Unit: I Unit ) 4. 程序流单元(Program Flow Unit: P Unit ) 5. 地 址 数 据 流 单 元 (Address-Data Flow Unit: A Unit ) 6. 数据计算单元(Data Computation Unit: D Unit )
22
2.2 中断
2. DSP处理中断的步骤
① 接收中断请求。请求由软件或硬件发出。
② 响应中断请求。对于可屏蔽中断，需要满足若 干条件，才发生响应；而对于不可屏蔽中断， 则立即响应。 ③ 准备执行中断服务程序。
-完成当前正在执行的指令；将进入流水线但还未解码 的指令清除。 -自动保存若干寄存器的值到数据堆栈和系统堆栈。
读数据的数据总线。
9
总线
宽度
功能
BAB
BB EAB、 FAB EB、FB
23-bit
16-bit 每条23bit 每条16bit
读数据的地址总线。用于间接寻 址模式。
读数据的数据总线。 写数据的地址总线。 每组16-bit 写数据的数据总线。
10
2.1.3 指令缓冲单元(I Unit )
1. 指令缓冲队列
– 16M Bytes 的程序存储空间，通过24位地址总线进行访问。程 序空间字节地址范围是0x000000-0xFFFFFF。 – 8M Words 的数据存储空间，通过23位地址总线进行访问。数 据空间字地址(1字＝16 位)范围是0x000000-0x7FFFFF。

第2章TMS320C55x的硬件结构PPT课件


字节1
字节2
字节3
00 00100h～00 0103h
A(23～16) A(15～8)
A(7～0)
00 00104h～00 0107h B(15～8)
B(7～0) C(31～24) C(23～16)
00 00108h～00 010Bh C(15～8)
C(7～0)
பைடு நூலகம்
D(7～0) E(23～16)
00 0010Ch～00 010Fh E(15～8)
C55x存储空间(总共为16M字节或8M字)的划分： 128个主页面（0～127），每个主页面为64K字 主页面0的前192个字节或96个字（00 0000h～00 00BFh）被MMR所占用
主数据页0
数据空间地址（十六进制） 数据/程序存储器 MMRs 00 0000～00 005F
00 0060～00 FFFF
004000 008000 002000 200000 400000 600000
DARAM （以VC5509A为例） 双存取RAM，分为8个8K字节或4K字的块，每个8K 字节的块每周期可以访问两次（两次读或一次读、一 次写）
DARAM可被内部程序总线、数据总线或DMA访问。 前4块DARAM可以被HPI访问
存储器块 SARAM0 SARAM1 SARAM2 SARAM3 SARAM4 SARAM5 SARAM6 SARAM7 SARAM8 SARAM9 SARAM10 SARAM11
字节地址范围 028000h～029FFFh 02A000h～02BFFFh 02C000h～02DFFFh 02E000h～02FFFFh 030000h～031FFFh 032000h～033FFFh 034000h～035FFFh 036000h～037FFFh 038000h～039FFFh 03A000h～03BFFFh 03C000h～03DFFFh 03E000h～03FFFFh
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1（40位）
表2-1 C55x与C54x的比较 与 的比较
内 容 C54x 1 2 2 1 4 16位 位 16位 位 1（40位） （ 位 2字节（16位） 字节（ 位 字节 8 独立的程序/数据空间 独立的程序 数据空间 0 DSP原理及应用 TMS320C55x DSP原理及应用 C55x 2 4 3 2 6 8/16/24/32/40/48位 位 16位 位 1（16位） （ 位 1（40位） （ 位 3字节（24位） 字节（ 位 字节 8 统一的程序/数据空间 统一的程序 数据空间 4 3
DSP原理及应用 TMS320C55x DSP原理及应用
9
2.2 TMS320VC5509A的封装和引脚功能 TMS320VC5509A的封装和引脚功能
4．时钟信号引脚 CLKOUT是DSP时钟输出信号引脚 其周期为CPU的机器周 CLKOUT是DSP时钟输出信号引脚。其周期为CPU的机器周 时钟输出信号引脚。 当为低电平时，该引脚呈高阻状态。 期。当为低电平时，该引脚呈高阻状态。 X2/CLKIN是晶振连接到内部振荡器的输入引脚 X2/CLKIN是晶振连接到内部振荡器的输入引脚，若使用外 是晶振连接到内部振荡器的输入引脚， 部时钟时，该引脚作为外部时钟的输入引脚。 部时钟时，该引脚作为外部时钟的输入引脚。 X1是内部振荡器连接到外部晶振的输出引脚，如果不使用内 X1是内部振荡器连接到外部晶振的输出引脚 是内部振荡器连接到外部晶振的输出引脚， 部时钟，该引脚悬空。 部时钟，该引脚悬空。 TIN/TOUT0是定时器 输入/输出引脚。作为输出引脚时， TIN/TOUT0是定时器0输入/输出引脚。作为输出引脚时，当 是定时器0 片内定时器减到0 该引脚发出一个脉冲或变化的状态。 片内定时器减到0时，该引脚发出一个脉冲或变化的状态。作 为输入引脚时，该引脚为内部定时器模块系统时钟源。 为输入引脚时，该引脚为内部定时器模块系统时钟源。复位 该引脚是输入状态。 后，该引脚是输入状态。 RTCINX1是实时时钟振荡器的输入引脚 RTCINX1是实时时钟振荡器的输入引脚。 是实时时钟振荡器的输入引脚。 RTCINX2是实时时钟振荡器的输出引脚 RTCINX2是实时时钟振荡器的输出引脚。 是实时时钟振荡器的输出引脚。
DSP原理及应用 TMS320C55x DSP原理及应用
6
并行双向数据总线D15～D0完成两个功能 并行双向数据总线D15～D0完成两个功能： 完成两个功能： 1 EMIF数据总线（EMIF.D[15:0]） EMIF数据总线 EMIF.D[15:0]） 数据总线（ 2 或HPI数据总线HPI.HD[15:0] HPI数据总线 数据总线HPI.HD[15:0] 同样，这两个功能可以通过外部总线选择寄 同样， 中的并行端口模式位域来设置， 存器EBSR中的并行端口模式位域来设置，这些 引脚的初始状态由GPIO0引脚决定。 引脚决定 引脚的初始状态由GPIO0引脚决定。
DSP原理及应用 TMS320C55x DSP原理及应用 10
2.2 TMS320VC5509A的封装和引脚功能 TMS320VC5509A的封装和引脚功能
5．I2C引脚 I2C引脚 SDA是I2C（双向）数据线。复位后， SDA是I2C（双向）数据线。复位后，该引脚呈高阻状 态。 SCL是I2C（双向）时钟引脚。复位后， SCL是I2C（双向）时钟引脚。复位后，该引脚呈高阻 状态。 状态。 6．McBSP信号引脚 McBSP信号引脚 TMS320C55x DSP提供了高速多通道缓冲串口（MultiDSP提供了高速多通道缓冲串口 Multi提供了高速多通道缓冲串口（ channel Buffered Serial Ports，McBSP），DSP可以通过 Ports，McBSP）， ），DSP可以通过 McBSP与其他 McBSP与其他DSP、编码器等器件相连。 与其他DSP、编码器等器件相连。
DSP原理及应用 TMS320C55x DSP原理及应用
2
2.1 TMS320C55x DSP的总体结构 DSP的总体结构
C55x与C54x相比 C55x在硬件方面做了许多扩展 具体如表2 所示。 C55x与C54x相比，C55x在硬件方面做了许多扩展，具体如表2-1所示。 相比， 在硬件方面做了许多扩展，
第2章 TMS320C55x的硬件结构 TMS320C55x的硬件结构
DSP原理及应用 TMS320C55x DSP原理及应用
1
2.1 TMS320C55x DSP的总体结构 DSP的总体结构
TMS320C55x在C54x的基础上发展起来的新一代低 TMS320C55x在C54x的基础上发展起来的新一代低 功耗、高性能数字信号处理器。 功耗、高性能数字信号处理器。 1）软件具有C54兼容模式。 软件具有C54兼容模式 兼容模式。 2）工作时钟大大超过了C54x系列处理器； 工作时钟大大超过了C54x系列处理器 系列处理器； 3）CPU内部通过增加功能单元增强了DSP的运 算 CPU内部通过增加功能单元增强了 内部通过增加功能单元增强了DSP的运 能力； 能力； 具有更高的性能和更低的功耗。在无线通信、 具有更高的性能和更低的功耗。在无线通信、便携 式个人数字系统及高效率的多通道数字压缩语音电话系 统中得到广泛应用。 统中得到广泛应用。
DSP原理及应用 TMS320C55x DSP原理及应用 5
2.2 TMS320VC5509A的封装和引脚功能 TMS320VC5509A的封装和引脚功能
1．并行总线引脚
并行总线A13～A0直接与外部引脚相连 并行总线A13～A0直接与外部引脚相连，这14 直接与外部引脚相连， 个引脚可以完成以下三个功能： 个引脚可以完成以下三个功能： HPI地址总线 HPI.HA[13:0]） HPI地址总线（HPI.HA[13:0]）、 地址总线（ EMIF地址总线 EMIF.A[13:0] EMIF地址总线（EMIF.A[13:0]） 地址总线（ 通用输入/输出（GPIO.A[13:0]）。 或通用输入/输出（GPIO.A[13:0]）。 这三个功能可以通过外部总线选择寄存器（ 这三个功能可以通过外部总线选择寄存器（ EBSR）中的并行端口模式字段来设置， EBSR）中的并行端口模式字段来设置，这些引脚 的初始状态由GPIO0引脚决定 引脚决定。 的初始状态由GPIO0引脚决定。
乘法累加器（ 乘法累加器（MAC） ） 累加器（ 累加器（ACC） ） 读总线 写总线 地址总线 指令字长 数据字长 算术逻辑单元（ 算术逻辑单元（ALU） ） 辅助寄存器字长 辅助寄存器 存储空间 数据寄存器
2.1 TMS320C55x DSP的总体结构 DSP的总体结构
C55x的一系列特征使它具有处理效率高、 C55x的一系列特征使它具有处理效率高、低功耗和使用方便的等优点 的一系列特征使它具有处理效率高
两个17位 两个 位×17位的乘法累加器 位的乘法累加器 一 个 40 位 算 术 逻 辑 单 元 （ALU） ） 一个40位桶形移位寄存器 一个 位桶形移位寄存器 一 个 16 位 算 术 逻 辑 单 元 （ALU） ） 4个40位的累加器 个 位的累加器 12条独立总线，其中包括 条独立总线， 条独立总线 3条读数据总线 条读数据总线 2条写数据总线 条写数据总线 5条数据地址总线 条数据地址总线 1条读程序总线 条读程序总线 1条程序地址总线 条程序地址总线 用户可配置IDLE域 域 用户可配置
DSP原理及应用 TMS320C55x DSP原理及应用
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2.2 TMS320VC5509A的封装和引脚功能 TMS320VC5509A的封装和引脚功能
7．USB引脚 USB引脚 在TMS320C55xDSP产品中，TMS320VC5507、 TMS320C55xDSP产品中 TMS320VC5507、 产品中， TMS320VC5509和TMS320VC5509A提供了 TMS320VC5509和TMS320VC5509A提供了USB模块。 提供了USB模块 模块。 DP引脚是差分 DP引脚是差分（正）接收/发送引脚。 引脚是差分（ 接收/发送引脚。 DN引脚是差分 DN引脚是差分（负）接收/发送引脚。 引脚是差分（ 接收/发送引脚。 PU引脚是上拉引脚 用于上拉检测电阻。 PU引脚是上拉引脚，用于上拉检测电阻。 引脚是上拉引脚， 8．A/D引脚 A/D引脚 VC5509A提供了一个 位的 VC5509A提供了一个10位的A/D转换器。AIN0和AIN1 提供了一个10位的A/D转换器 AIN0和 转换器。 分别是模拟输入通道0和模拟输入通道1 分别是模拟输入通道0和模拟输入通道1。
DSP原理及应用 TMS320C55x DSP原理及应用
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2.2 TMS320VC5509A的封装和引脚功能 TMS320VC5509A0]:低电平有效的外部中断输入 中断引脚INT[4:0]:低电平有效的外部中断输入 由中断使能寄存器（IER） ，由中断使能寄存器（IER） 和中断模式位来屏蔽和区分优先次序。 和中断模式位来屏蔽和区分优先次序。 引脚低电平有效，当该信号有效时，DSP将终 引脚低电平有效，当该信号有效时，DSP将终 止任务的执行并使程序指针指向FF 8000h， 止任务的执行并使程序指针指向FF 8000h，当变为 高电平时，DSP从程序存储器 8000h的位置开始 从程序存储器FF 高电平时，DSP从程序存储器FF 8000h的位置开始 执行。 执行。 中断向量的高16位由 中断向量的高16位由IVPD（DSP中断向量指针）或 位由IVPD（DSP中断向量指针 中断向量指针） IVPH（主机中断向量指针） IVPH（主机中断向量指针）决定
。
特 征 一个32位 一个 位×16指令缓冲队列 指令缓冲队列
表2-2 C55x的特征及优点 的特征及优点
优 点 缓冲变长指令并完成有效的块重复操作 在一个单周期执行双乘法累加操作 实现高精度算术和逻辑操作 能够将一个40位的计算结果最高向左移 位或向右移 能够将一个 位的计算结果最高向左移31位或向右移 位 位的计算结果最高向左移 位或向右移32位 对主ALU并行完成简单的算术操作 并行完成简单的算术操作 对主 保留计算结果， 保留计算结果，减少对存储单元的访问 为各种计算单元并行地提供将要处理的指令和操作数——利用 为各种计算单元并行地提供将要处理的指令和操作数 利用C55x的并 的并 利用 行机制的优点