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第10章 DSP Builder设计深入

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DSP Builder系统设计工具

DSP Builder系统设计工具

DSP Builder系统设计工具DSP Builder是Altera推出的一个数字信号处理(DSP)开发工具，它在Quartus Ⅱ FPGA设计环境中集成了MathWorks的Matlab和Simulink DSP开发软件。

Altera的DSP系统体系解决方案是一项具有开创性的解决方案，它将FPGA的应用领域从多通道高性能信号处理扩展到很广泛的基于主流DSP的应用，是Altera第一款基于C代码的可编程逻辑设计流程。

在Altera基于C代码的DSP设计流程中，设计者编写在Nios Ⅱ嵌入处理器上运行的C代码。

为了优化DSP算法的实现，设计者可以使用由Matlab和Simulink工具开发的专用DSP指令。

这些专用指令通过Altera的DSP Builder和SOPC Builder工具集成到可重配置的DSP设计中。

对DSP设计者而言，与以往FPGA厂商所需的传统的基于硬件描述语言(HDL)的设计相比，这种流程会更快、更容易。

除了全新的具有软件和硬件开发优势的设计流程之外，Altera DSP系统体系解决方案还引入了先进的S tratix和Stratix Ⅱ系列FPGA开发平台。

Stratix器件是Altera第一款提供嵌入式DSP块的FPGA，其中包括能够有效完成高性能DSP功能的乘法累加器(MAC)结构。

Stratix Ⅱ FPGA能够提供比Stratix器件高四倍的DSP带宽，更适合于超高性能DSP应用。

6.1 DSP Builder安装6.1.1 软件要求使用DSP Builder创建HDL设计需要有下面的软件支持：? Matlab 6.1或6.5版本；? Simulink4.1或5.0版本；? Quartus Ⅱ 2.0以上版本；? Synplify 7.2以上版本或LeonardoSpectrum 2002c以上版本(综合工具)；? ModelSim5．5以上版本(仿真工具)。

6.1.2 DSP Builder软件的安装在安装DSP Builder之前，首先安装Matlab和Simulink软件以及Quartus Ⅱ软件。

DSP Builder的功能和流程

DSP Builder的功能和流程

电子131 XXX XXXXXX1、说明DSP Builder 的主要功能DSP Builder 是Altera 公司提供的一种DSP 系统设计工具，是Matlab/Simulink 设计工具和QuartusII 设计工具之间的一个桥梁，把Matlab/Simulink 中的ＤＳＰ系统设计转化为ＨＤＬ文件，在QuartusII 工具中实现到具体的器件中。

产生于Matlab\DSP Builder\Quartus II 流程的DSP 模块或其他功能模块可以成为单片FPGA 电路系统中的一个组成部分，担任某个局部电路的功能；通过Matlab\DSP Builder ，可以直接为Nios II 嵌入式处理器设计各类加速器，成为Nios II 系统的一个接口设备，与整个片内嵌入式系统融为一体。

DSP Builder 是一个系统级(或算法级)设计工具，它架构在多个软件工具之上，并把系统级和RTL 级两个设计领域的设计工具连接起来，最大程度地发挥了两种工具的优势。

2、说明DSP Builder 的设计流程 Simulink 模型仿真综合(Quartus II,LeonardoSpectrum,Synplify)ATOM Netlist产生Quartus II HDL仿真(ModelSim)综合(Quartus II,LeonardoSpectrum,Synplify)Quartus II 生成编程文件(.pof,.sof)下载至硬件自动流程手动流程mdl转成vhdlMatlabSimulink建立模型第一步是在Matlab 的Simulink 环境中建立一个mdl 模型文件，调用Altera DSP Builder 和其它Simulink 库中的图形模块(Block)，构成设计框图(或称Simulink 设计模型)。

第二步是利用Simulink 强大的图形化仿真、分析功能，分析此设计模型的正确性，完成模型仿真。

DSP Builder

DSP Builder

1.说明DSP Builder的主要功能DSP Builder在算法友好的开发环境中帮助设计人员生成DSP设计硬件表征，从而缩短了DSP设计周期。

已有的MATLAB函数和Simulink模块可以和Altera DSP Builder模块以及Altera知识产权(IP)MegaCore功能相结合，将系统级设计实现和DSP 算法开发相链接。

DSP Builder支持系统、算法和硬件设计共享一个公共开发平台。

设计人员可以使用DSP Builder模块迅速生成Simulink系统建模硬件。

DSP Builder包括比特和周期精度的Simulink模块，涵盖了算法和存储功能等基本操作。

可以使用DSP Builder模型中的MegaCore功能实现复杂功能的集成。

Altera还提供DSP Builder高级模块集，这一Simulink库实现了时序驱动的Simulink综合。

Altera MegaCore是高级参数化IP功能，例如有限冲击响应(FIR)滤波器和快速傅立叶变换(FFT)等，经过配置能够迅速方便的达到系统性能要求。

MegaCore功能支持Altera的IP评估特性，使您在购买许可之前，便可以验证功能及其时序。

Altera IP MegaStore网站上为DSP Builder和IP评估流程提供DSP IP完整介绍DSP Builder SignalCompiler模块读取由DSP Builder和MegaCore模块构建的Simulink建模文件(.mdl)，生成VHDL文件和工具命令语言(Tcl)脚本，进行综合、硬件实施和仿真。

图示为DSP Builder设计流程。

DSP Builder是一个系统级(或算法级)设计工具，它构架在多个软件工具之上，并把系统级和RTL级两个设计领域的设计工具连接起来，最大程度地发挥了两种工具的优势【10】。

DSP Builder依赖于Math Works公司的数学分析工具Matlab/Simulink，以Simulink的Blockset出现，可以在Simulink中进行图形化设计和仿真，同时又通过Signal Compiler可以把Matlab/Simulink的设计文件(.mdl)转成相应的硬件描述语言VHDL设计文件(.vhd),以及用于控制综合与编译的TCL脚本。

DSP_Builder设计深入

DSP_Builder设计深入

KX
康芯科技
10.1 FIR数字滤波器设计
3、16阶FIR滤波器模型设计
xin模块：（Altbus） 库：Altera DSP Builder中IO & Bus库 参数“Bus Type”设为“signed Integer” 参数“Node Type”设为“Input port” 参数“number of bits”设为“9” yout模块：（Altbus） 库：Altera DSP Builder中IO & Bus库 参数“Bus Type”设为“signed Integer” 参数“Node Type”设为“Output port” 参数“number of bits”设为“20”
10.1.4 使用FIR IP Core设计FIR滤波器
KX
康芯科技
KX
1．3阶常数系数FIR滤波器设计
康芯科技
10.1.2 使用DSP Builder设计FIR滤波器
图10-1 3阶FIR滤波器结构
KX
康芯科技
10.1 FIR数字滤波器设计
10.1.2 使用DSP Builder设计FIR滤波器
1．3阶常数系数FIR滤波器设计 Chirp Signal模块：（Chirp Signal） 库：Simulink中Sources库 参数“Initial Frequency（Hz）”设为“0.1” 参数“Target time”设为“10” 参数“Frequency at target time（Hz）”设为“1” 参数“Interpret vectors parameters as 1-D”选中 Gain模块：（Gain） 库：Simulink中Math Operations库 参数“Gain”设为“127” 参数“Multiplication”设为“Element wise(K.*u)” Scope模块：（Scope） 库：simulink中sinks库 参数“Number of Axes”为“2”

基于dspbuilder的数字滤波器设计方法

基于dspbuilder的数字滤波器设计方法

基于dspbuilder的数字滤波器设计方法摘要:FPGA正在替代ASIC和PDSP用于前端数字信号处理的运算,采用FPGA进行算法运算比PDSP器件具有更高的效率,更低的成本和功耗。

文章以设计一个32阶fir滤波器为例,验证采用MATlab的DSPbuider工具可大大提高FPGA 编程效率,省去了底层代码编写时间,使设计者更专注于系统级算法的设计。

关键词:dspbuilder;FPGA;数字滤波器数字滤波器应用于修正或改变时域或频域中信号的属性,最普通的数字滤波器就是线性时间不变量(LTI)滤波器,LTI通过与输入信号相互作用经过线性卷积,表示为,其中f是滤波器的脉冲相应,x是输入信号,而y是卷积输出。

线性卷积过程的正式定义为:y[n]=x[n]※f[n]=x[k]f[n-k]=f[k]x[n-k] (1)1模块构建及仿真利用DSPbuilder进行滤波器算法设计,并进行仿真,需设置系统参数,构建信号处理模块、信号源、频谱分析及时波器等外围模块,以及仿真功能。

1.1设置系统参数在MATLAB中新建FIR_32tap_setup.m文件。

在其中设置如下:clock_freq = 100e6;sample_time = 1/clock_freq;clock_period = 1/(clock_freq*1e-9);fir_coeff = firpm(31,[0 0.1 0.2 0.5]*2,[1 1 0 0]);fir_coeff = round(fir_coeff.*(2-1));点击运行按钮,并关闭编辑器。

1.2外围激励的设计在simulink中新建FIR_32tap_ex2.mdl模块。

Sine Wave 0.33及sine wave 0.01分别产生两个正弦波信号,经过ADD模块叠加后输入Fir 32滤波器模块中进行处理,处理前的信号频谱可由input Spectrum观察,处理后的结果由scope模块显示模拟波形,频谱可由output Spectrum观察。

基于DSP Builder的高精度正弦信号发生器的设计

基于DSP Builder的高精度正弦信号发生器的设计

基于DSP Builder的高精度正弦信号发生器的设计闫璞【摘要】该文基于DSP Builder设计了一款新型高精度、高性能、宽频率范围的正弦信号发生器;通过DSP builder设计一个幅度调制模型使正弦波发生器产生的波形能够进行幅度调制.系统通过调试后,能成功产生正弦波形信号,其精度高、波形稳定、失真小.【期刊名称】《中国新技术新产品》【年(卷),期】2018(000)023【总页数】2页(P46-47)【关键词】信号发生器;DSP技术;DSP Builder【作者】闫璞【作者单位】兰州理工大学技术工程学院,甘肃兰州730050【正文语种】中文【中图分类】TN9110 前言在现代电子测量中，人们对于信号源的要求不断提高，除了频率准确度和稳定的要求外，还要求输出有较宽的频率范围和更高的稳定度和准确度。

本论文基于DSP Builder设计了一款新型高精度、高性能、宽频率范围的正弦信号发生器。

1 正弦信号发生器的预期要求及设计原理该文运用DSP Builder设计正弦波发生器和幅度调制器并将正弦波发生器产生的正弦波通过幅度调制器进行调制，预期达到的要求见表1。

表1 预期要求预期要求预期性能正弦波输出频率范围 10 Hz～10 MHz具有频率设置功能，频率步进 100 Hz输出信号频率稳定度优于10-4输出电压幅值无明显失真本设计中，为了一步步罗列DSP Builder 基于手动流程的的使用方法，我们列举了一个正弦波发生模块的设计，并且这个正弦波是可控的。

如图1所示是一个正弦波发生器。

图1 正弦波发生器模块原理图1.1 设计流程设计流程如下：1）打开 Matlab工作环境。

2）完成工作库的建立。

3）了解simulink 库管理器。

4）simulink 的模型文件。

5）放置 SignalCompiler。

6）添加 Increment Decrement模块。

7）设置 IncCount。

8）添加 SinLUT 模块：（ LUT）。

DSPBuilder系统设计工具PPT课件

off></G et Pat hFromRegis tr y > • ·<ForcedPath><安装路径></ForcedPath> • <ToolVersion><版本号></ToolVersion>
第21页/共80页
•4．加入正弦波产生模 块
•(1) 在Simulink Library Browser界面 点击Simulink中的 Sources库，从中找到 Sine Wave模块。
•
(3) 选择File→New→Model命令，建立
一个新的模型文件。
•
(4) 选择File→S第a16v页e/共命80页令，保存文件到指定
第17页/共80页
•2．加入SignalCompiler模块
• (1) 在Simulink Library Browser界面中，打 开Altera DSP Builder文件夹。
Quartus II
HDL仿真 (ModelSim)
生成编程文件 (.pof,.sof)
下载至硬件
第12页/共80页
mdl转成 vhdl
手动流程
综合 (Quartus II, LeonardoSpectrum,
Synplify)
Quartus II
对于DSP Builder设计，Altera提 供自动和手动两种综合、编译流程。如果 DSP Builder模型是顶层设计，则两种综 合与编译流程都可以使用；如果DSP Builder模型不是顶层设计，而是非DSP Builder硬件设计中的一个独立模块，则 只能使用手动综合、编译流程，在DSP Builder软件之外建立顶层编译设置，包

基于DSP_Builder的FIR滤波器的设计精品PPT课件

2.利用Modelsim完成RTL级 仿真
3.综合：在QuartusⅡ中进行 综合
4.适配下载
SIMULINK下可控正弦信号发生器设计
本章以正弦波发生模块的设计为例，它的结构 如图1所示。它由 4个部分构成：InCount是一个阶 梯信号发生模块，产生递增的地址信号，送往LUT。 LUT是一个查找表模块正弦函数值的，通过递增的 地址可得到输出正弦波值，输出的8位正弦波数据 经Delay延时模块以后被送向乘法Product模块，与 SinCtr1相乘。因为 SinCtr1只输入1位，SinCtr1通过 Product就完成了控制有无输出正弦波。My_sin就 是正弦波发生器模块的输出，它送向D/A就能够得 到正弦波信号。
2.3 设计32阶FIR滤波器模型
复制4个8阶滤 波器子系统， 并将它们如右 图连接起来。
2.4 滤波器系数的计算
若设计一个截止频率为10.8KHz的低通滤波器(h(0)=0), 给定的参数如下：
● 低通滤波器
● 采样频率Fs为48KHz，滤波器的Fc为10.8KHz
● 输入序列位宽为10位（最高位为符号位）
写在最后
经常不断地学习,你就什么都知道。你知道得越多,你就越有力量 Study Constantly, And You Will Know Everything. The More
You Know, The More Powerful You Will Be结束语感谢聆听不足之处请大家批评指导
值得注意的是，DSP Builder中的DSP基本模块是以算 法级的描述出现的，易于用户从系统或者算法级进行理解。
DSP Builder的设计包含两套流程：自动流程和手动流程
二. 32阶FIR低通滤波器

DSP Builder的调频信号发生器

基于DSP Builder的调频信号发生器一、设计要求利用DSP Builder设计一个能输出调频信号的DDS发生器。

1、调制信号由外部输入。

2、最大频偏30KHZ。

3、载波频率为100KHZ。

二、设计分析（1）Matlab/DSP Builder设计流程图一：DSP Builder设计流程图（2）DDS原理及参数DDS即Direct Digital Synthesizer,直接数字合成器，是从相位的概念出发直接合成所需波形的一种频率合成技术。

一个直接数字频率合成器由相位累加器、加法器、波形存储器ROM、D/A转换器和低通滤波器LPF构成。

原理图如下：图二：DDS 原理框图其K 为频率控制字，P 为相位控制字、fc 为参考时钟频率,N 为相位累加器的字长，D 为ROM 数据位及D/A 转换器的字长。

相位累加器在时钟fc 的控制下以步长K 作累加，输出的N 位二进制码与相位控制字P 相加后作为波形ROM 的地址，对波形ROM 进行寻址，波形ROM 输出D 位的幅度码S （n ）进D/A 转换器变成阶梯波S （t ）,再经过低通滤波器平滑后就可以得到合成的信号波形。

相位寄存器每经过2N/M 个s f 时钟后回到初始状态，相应地正弦查询表经过一个循环回到初始位置，整个DDS 系统输出一个正弦波。

输出正弦波的频率计算： 0f =M 2s N f 先确定系统的分辨率f ∆，最高输出频率max f ，相位累加器位数N ，频率控制字M 。

（3）FM 调制原理设调制信号为t A t m m m ωcos )(=，载波信号为)cos()(t A t V c c ω=,则调频信号为]sin cos[)(t m t A t S m f c FM ωω+=。

三、电路设计四、Simulink仿真仿真结果如下：由上图可清楚得看到，输出信号的频率随着调制信号的变化而变化。

在调制信号的波峰处，输出信号频率达到最大值130KHZ；相应的，在调制信号的波谷处，输出信号频率为最小值70KHZ。

《DSPBuilder设计》PPT课件


• DSP Builder是一个系统级(或算法级)设计工 具，它架构在多个软件工具之上，并把系 统级和RTL级两个设计领域的设计工具连接 起来，最大程度地发挥了两种工具的优势。
精选PPT
3
DSP Builder及其设计流程
• DSP Builder以Simulink的Blockset出现，可以 在Simulink中进行图形化设计和仿真，通过 SignalCompiler把Matlab/Simulink的设计文件 (.mdl)转成相应的硬件描述语言VHDL设计文 件(.vhd)，以及用于控制综合与编译的TCL脚 本。而对后者的处理可以由FPGA/CPLD开发 工具Quartus II来完成。
• 第三步是DSP Builder设计实现的关键一步， 通过SignalCompiler把Simulink的模型文件 (后缀为.mdl)转化成通用的硬件描述语言 VHDL文件(后缀为.vhd)。
• 由于EDA工具软件(诸如Quartus II、 ModelSim)不能直接处理Matlab的.mdl文件， 这就需要一个转换过程。转换获得的HDL 文件是基于RTL级(寄存器传输级)的VHDL 描述。
• 在DSP Builder应用中，主要是使用该库中的组件、 子模型来完成各项设计，再使用Simulink库来完 成模型的仿真验证。
精选PPT
24
Simulink库浏览精选器PPT
25
Simulink的模型文件
• 在打开Simulink库浏览器后，需要新建一个 Simulink的模型文件(后缀为mdl)，在 Simulink的库浏览器中选择“File”菜单，在 出现的菜单项中选择“New”，在弹出的子 菜单项中选择新建模型“Model”。
• 第二步是利用Simulink强大的图形化仿真、分析 功能，分析此设计模型的正确性，完成模型仿真。
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VHDL与 VHDL与EDA
图10-11 FDATool界面 界面
FIR数字滤波器设计 10.1 FIR数字滤波器设计
2、选择Design Filter 、选择
滤波器转换（ 滤波器转换（TransForm Filer） ）
VHDL与 VHDL与EDA
设置量化参数（ 设置量化参数（Set Quantization Parameters） ）
VHDL与 VHDL与EDA
FIR数字滤波器设计 10.1 FIR数字滤波器设计
x16模块：（Altbus） 模块： 模块 ） 库：Altera DSP Builder中IO & Bus库 中 库 参数“ 设为“ 参数“Bus Type”设为“signed Integer” 设为 参数“ 设为“ 参数“Node Type”设为“Output port” 设为 参数“ 设为“ 参数“number of bits”设为“9” 设为
VHDL与 VHDL与EDA
FIR数字滤波器设计 10.1 FIR数字滤波器设计
xn4模块：（Altbus） 模块： 模块 ） 库：Altera DSP Builder中IO & Bus库 中 库 参数“ 设为“ 参数“Bus Type”设为“signed Integer” 设为 参数“ 设为“ 参数“Node Type”设为“Output port” 设为 参数“ 设为“ 参数“number of bits”设为“9” 设为
10-6
xin
z-1 h(1)
x(n-1)
z-1 h(2)
z-1 h(3)
z-1 h(4)
y4out
直接I型 阶 图10-5 直接 型4阶FIR滤波器节 滤波器节
FIR数字滤波器设计 10.1 FIR数字滤波器设计
VHDL与 VHDL与EDA
直接I型 阶 图10-6 直接 型4阶FIR滤波器节 滤波器节
VHDL与 VHDL与EDA
Parallel Adder Subtractor模块：（Parallel Adder Subtractor） 模块： 模块 ） 库：Altera DSP Builder中Arithmetic库 中 库 参数“ 设为“ 参数“Add(+)Sub(-)”设为“++++” 设为 使用“ 使用“Pipeline” 参数“ 设为“ 参数“Clock Phaese Selectioon”设为“1” 设为 h0、h1、h2、h3、h4、h5、h6、h7、h8、 、 、 、 、 、 、 、 、 、 h9、h10、h11、h12、h13、h14、h15模块：（Delay） 、 模块： 、 、 、 、 、 模块 ） 库：Altera DSP Builder中IO & Bus库 中 库 参数“ 设为“ 参数“Bus Type”设为“Signed Integer” 设为 参数“ 设为“ 参数“number of bits”设为“9” 设为
i =0
L −1 −1
10-2
y ( n) = x (n) ∗ h( n)
10-3
h(n) = h(0) x(n) + h(1) x(n − 1) + h(2) x(n − 2) + h(3) x(n − 3)
10-4
FIR数字滤波器设计 10.1 FIR数字滤波器设计
FIR滤波器原理 10.1.1 FIR滤波器原理
FIR数字滤波器设计 10.1 FIR数字滤波器设计
使用Matlab Matlab的滤波器设计工具 10.1.3 使用Matlab的滤波器设计工具
1、打开Matlab的FDATool 、打开 的
VHDL与 VHDL与EDA
打开FDATool 图10-10 打开
FIR数字滤波器设计 10.1 FIR数字滤波器设计
z-1 h(k-1)
z-1 h(k)
x(n-k)
h(0)
yout
直接I型 图10-4 直接 型FIR滤波器结构 滤波器结构
FIR数字滤波器设计 10.1 FIR数字滤波器设计
H ( z ) = h(1) z −1 + h(2) z −2 + h(3) z −3 + h(4) z −4
VHDL与 VHDL与EDA
FIR数字滤波器设计 10.1 FIR数字滤波器设计
VHDL与 VHDL与EDA
图10-3 FIR滤波器仿真结果 滤波器仿真结果
FIR数字滤波器设计 10.1 FIR数字滤波器设计
2、4阶FIR滤波器节设计 、 阶 滤波器节设计
VHDL与 VHDL与EDA
xin
x(n)
z-1 h(1)
z-1 h(2)
k =1
16
10-7
H ( z) = z
−1
∑b z
k =0 k
15
−k
10-8
FIR数字滤波器设计 10.1 FIR数字滤波器设计
3、滤波器分析 、
VHDL与 VHDL与EDA
图10-12 FIR滤波器的幅频响应 滤波器的幅频响应
FIR数字滤波器设计 10.1 FIR数字滤波器设计
VHDL与 VHDL与EDA
1．3阶常数系数 ． 阶常数系数 阶常数系数FIR滤波器设计 滤波器设计
VHDL与 VHDL与EDA
h(n) = Cq (h(0)x(n) + h(1)x(n −1) + h(2)x(n − 2) + h(3)x(n − 3))
10-5
h(0) = 63 h(1) = 127 h(2) = 127 h(3) = 63
FIR数字滤波器设计 10.1 FIR数字滤波器设计
VHDL与 VHDL与EDA
图10-1 3阶FIR滤波器结构 阶 滤波器结构
FIR数字滤波器设计 10.1 FIR数字滤波器设计
VHDL与 VHDL与EDA
Chirp Signal模块：（Chirp Signal） 模块： 模块 ） 库：Simulink中Sources库 中 库 参数“ 参数“Initial Frequency（Hz）”设为“0.1” （ ） 设为“ 参数“Target time”设为“10” 参数“ 设为“ 设为 参数“ 参数“Frequency at target time（Hz）”设为“1” （ ） 设为“ 参数“ 参数“Interpret vectors parameters as 1-D”选 选 中 Gain模块：（ 模块：（ 模块：（Gain） ） 库：Simulink中Math Operations库 中 库 参数“ 设为“ 参数“Gain”设为“127” 设为 参数“ 设为“ 参数“Multiplication”设为“Element 设为 wise(K.*u)” Scope模块：（ 模块：（ 模块：（Scope） ） 库：simulink中sinks库 中 库 参数“ 参数“Number of Axes”为“2” 为
图10-13 FIR滤波器的相频响应 滤波器的相频响应
FIR数字滤波器设计 10.1 FIR数字滤波器设计
VHDL与 VHDL与EDA
图10-14 幅频响应与相频响应比较
FIR数字滤波器设计 10.1 FIR数字滤波器设计
VHDL与 VHDL与EDA
图10-15 FIR滤波器的群延时 滤波器的群延时
xin模块：（Altbus） 模块： 模块 ） 库：Altera DSP Builder中IO & Bus库 中 库 参数“ 设为“ 参数“Bus Type”设为“signed Integer” 设为 参数“ 设为“ 参数“Node Type”设为“Input port” 设为 参数“ 设为“ 参数“number of bits”设为“9” 设为 yout模块：（Altbus） 模块： 模块 ） 库：Altera DSP Builder中IO & Bus库 中 库 参数“ 设为“ 参数“Bus Type”设为“signed Integer” 设为 参数“ 设为“ 参数“Node Type”设为“Output port” 设为 参数“ 设为“ 参数“number of bits”设为“20” 设为
实现模型（ 实现模型（Realize Model） ）
导入滤波器（ 导入滤波器（Import Filter） ）
设计滤波器（ 设计滤波器（Design Filter） ）
FIR数字滤波器设计 10.1 FIR数字滤波器设计
2、选择Design Filter 、选择
VHDL与 VHDL与EDA
H ( z ) = ∑ bk z − k
FIR数字滤波器设计 10.1 FIR数字滤波器设计
VHDL与 VHDL与EDA
图10-8 fir4tap子系统内部原理图 子系统内部原理图
VHDL与 VHDL与EDA
阶直接I型 图10-9 16阶直接 型FIR滤波器模型 阶直接 滤波器模型
FIR数字滤波器设计 10.1 FIR数字滤波器设计
Builder设计深入 第10章DSP Builder设计深入 10章
VHDL与 VHDL与EDA
FIR数字滤波器设计 10.1 FIR数字滤波器设计
FIR滤波器原理 10.1.1 FIR滤波器原理
H ( z ) = ∑ bk z − k
k =0 M
10-1
y (n) = ∑ x(n − i )h(i )
FIR数字滤波器设计 10.1 FIR数字滤波器设计
库：Altera DSP Builder中Storage库 中 库 参数“ 设为“ 参数“Depth”设为“1” 设为 参数“ 设为“ 参数“Clock Phase Selection”设为“1” 设为 Product模块：（Product） 模块： 模块 ） 库：Altera DSP Builder中Arithemtic库 中 库 参数“ 设为“ 参数“Pipeline”设为“2” 设为 参数“ 设为“ 参数“Clock Phase Selection”设为“1” 设为 不选择“ 不选择“Use LPM”