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摘要本文介绍了RS(255，223)编译码器的实现，其中RS编码器的设计中，利用有限域常数乘法器的特性对编码电路进行优化，将所有的乘法器转化为加法器。
RS译码器采用欧几里德算法，同时考虑到并行结构所需的硬件资源较多，译码器均采用串行结构实现。
这些技术的采用大大提高了RS编译码器的效率，在保证速度的同时最大限度地减少了资源占用。
关键词RS码；卷积码；欧几里德算法；FPGA1引言RS码是一种有很强纠错能力的多进制BCH码，也是一类典型的代数几何码。
它首先由里德(Reed)和索洛蒙(Solomon)应用MS多项式于1960年构造出来的。
它不但可以纠正随机差错，而且对突发错误的纠错能力也很强，因此广泛用于差错控制系统中，以提高数据传输的可靠性。
如今，RS(255，223)已被美国航天局和欧洲空间站在太空卫星通信的级联码系统中作为标准的外码以采用。
2RS(255，223)编码器设计2.1RS(255，223)编码原理RS(n，k)码是一种非二进制的BCH码，工程上的RS纠错编码方式为RS(255，223)，该码的基本特性如下：·码类型：系统码，非透明·码字长度：每个RS码字中包含n=2J-1=255个RS符号=255×8bit；·检验位数：n-k=2t·纠错能力：可纠任一个RS码字中的t=16个RS符号差错；·码最小距离：dmin=2t+1·码的符号：有限域GF（2J）中的元素，每个RS符号由J=8bit 构成，即GF（2）上的8维行向量；·码字中信息符号数目：k=n-2t=223个；·码字格式：d1d2d3…di…d223p1p2…pk…p32，其中di为第i个数据符号，pk为第k个校验符号；·域生成多项式：有限域GF(28)在其特征域GF(2)上的生成多项式为：F（X）=X8+X4+X3+X2+1 其中F（X）为域生成多项式，X 为多项式变量；·码生成多项式：g(x)=(x+a)(x+a2)...(x+a32) 式中，g(x)是码生成多项式；ai是GF(a8)中一个元素。
基于FPGA的RS码译码器的设计杨俊平;姚远程;秦明伟【期刊名称】《电子设计工程》【年(卷),期】2013(21)1【摘要】介绍了符合CCSDS标准的RS (255,223)码译码器的硬件实现结构.译码器采用8位并行时域译码算法,主要包括了修正后的无逆BM迭代译码算法,钱搜索算法和Forney算法.采用了三级流水线结构实现,减小了译码器的时延,提高了译码的速率,使用了VHDL语言完成译码器的设计与实现.测试表明,该译码器性能优良,适用于高速通信.%The decoder structure of Reed-Solomon (255, 223) according to CCSDS specification is introduced. It is given that some basic modules in finite field, the reformulated inversion less BM algorithm, and chien search algorithm and Forney algorithm. The design is implemented with three pipelines which decrease the delay of decoder. The decoder is designed and implemented with VHDL As test result shown, the performance of the decoder described in this paper is excellent and it is applied to high-speed communications.【总页数】4页(P24-27)【作者】杨俊平;姚远程;秦明伟【作者单位】西南科技大学信息工程学院,四川绵阳 621010;西南科技大学信息工程学院,四川绵阳 621010;西南科技大学信息工程学院,四川绵阳 621010【正文语种】中文【中图分类】TP302【相关文献】1.基于FPGA的多元LDPC码编译码器的设计 [J], 肖慧敏;王鹏翔;王中训2.基于FPGA的QC-LDPC码分层译码器设计 [J], 彭阳阳;仰枫帆3.基于单计算单元的极化码CA-SCL译码器FPGA设计 [J], 魏一鸣;仰枫帆4.基于EG LDPC码的快速译码器的FPGA设计与实现 [J], 马克祥;张海林5.基于FPGA的极化码半平行CA-SCL译码器设计 [J], 王美芹;仰枫帆;赵春丽因版权原因，仅展示原文概要，查看原文内容请购买。
![一种基于FPGA的高速RS编译码器实现方法[发明专利]](https://img.taocdn.com/s1/m/212c3ad40912a21615792937.png)
专利名称：一种基于FPGA的高速RS编译码器实现方法专利类型：发明专利
发明人：宫丰奎,彭克蓉,葛建华
申请号：CN201110081379.X
申请日：20110331
公开号：CN102122964A
公开日：
20110713
专利内容由知识产权出版社提供
摘要：本发明公开了一种基于FPGA的高速RS编译码器实现方法，包括高速RS(244，212)编码器的FPGA实现与高速RS(244，212)译码器的FPGA实现，高速RS编码器基于多项式除法的电路，高速RS译码器基于三级流水线结构，采用双时钟驱动，时钟i_clk与反向时钟i_clk180，同时，在普通GF 域乘法器的基础上，提出三种基本运算单元，常系数GF域乘加器，常系数GF域乘法器以及两时钟周期控制的GF域乘法器，不仅大大提高了运算速度，还降低了硬件复杂度，本发明支持吞吐率高，纠正突发错误能力强，可满足多方面的应用。
申请人：西安电子科技大学
地址：710071 陕西省西安市太白南路2号
国籍：CN
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保密通信中RS编解码的FPGA实现由于信道中存在干扰，数字信号在信道中传输的过程中会产生误码。
为了提高通信质量，保证通信的正确性和可靠性，通常采用差错控制的方法来纠正传输过程中的错误。
本文的目的就是研究如何通过差错控制的方法以提高通信质量，保证传输的正确性和可靠性。
重点研究一种信道编解码的算法和逻辑电路的实现方法，并在硬件上验证，利用码流传输的测试方法，对设计进行测试。
在以上的研究基础之上，横向扩展和课题相关问题的研究，包括FPGA实现和高速硬件电路设计等方面的研究。
纠错码技术是一种通过增加一定的冗余信息来提高信息传输可靠性的有效方法。
RS码是一种典型的纠错码，在线性分组码中，它具有最强的纠错能力，既能纠正随机错误，也能纠正突发错误。
在深空通信，移动通信以及数字视频广播等系统中具有广泛的应用，随着RS编码和解码算法的改进和相关的硬件实现技术的发展，RS码在实际中的应用也将更加广泛。
在研究中，对所研究的问题进行分解，集中精力研究课题中的重点和难点，在各个模块成功实现的基础上，成功的进行系统组合，协调各个模块稳定的工作。
在本文中的EDA设计中，使用了自顶向下的设计方法，编解码算法每一个子模块分开进行设计，最后在顶层进行元件例化，正确实现了编码和解码的功能。
本文首先介绍相关的数字通信背景；接着提出纠错码的设计方案，介绍RS(31, 15)码的编译码算法和逻辑电路的实现方法，RTL代码编写和逻辑仿真以及时序仿真，并讨论了FPGA设计的一般性准则以及高速数字电路设计的一些常用方法和注意事项；最后设计基于FPGA勺硬件电路平台，并利用静态和动态的方法对编解码算法进行测试。
通过对编码和解码算法的充分理解，本人使用Verilog HDL语言对算法进行了RTL描述，在Altera公司Cyclone系列FPGA平台上面实现了编码和解码算法。
其中，编码的最高工作频率达到158MHz解码的最高工作频率达到91MHz 在进行硬件调试的时候，整个系统工作在30MHz的时钟频率下，通过了硬件上的静态测试和动态测试，并能够正确实现预期的纠错功能。
