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超高速低压CMOS CML缓冲器和锁存器的设计摘要-一个超高速电流模式逻辑（CML）的综合研究和新型再生CML锁存器的设计将会被说明。
首先，提出一种新的设计过程，系统地设计了一个锥形的CML缓冲器链。
接下来，将介绍两个高速再生锁存电路，能够在超高速数据速率运行。
实验结果表明，这种新的锁存结构相比传统的CML锁存电路在超高频率有更高的性能。
它也表明，无论是通过实验以及使用效率的分析模型，为什么CML缓冲器优于CMOS反相器在高速低压的应用。
1.引言电信网络传输的数据量迅速增长，最近引起对千兆通信网络的高速电路设计的重视。
波分复用（WDM）和时分多路复用（TDM）将是发达国家在下一代传输系统使用的。
大量的容量传输实验已经使用每一个通道数据速率为10Gb/s的用于SONET OC-192和40Gb/s的用于SONET OC-768的WDM系统。
高速集成电路（IC）技术，具有很高的数据速率，因此用于WDM和TDM系统。
纳米CMOS技术的进步已使CMOS集成电路接替砷化镓和InP器件迄今声称的领域。
设计一个高速CMOS电路在MOS器件操作非常具有挑战性。
在千兆系统块，通信系统需要由利用最少数量有源器件的简单电路来实现。
部分在通信收发器处理高速信号的电路块可能要放弃使用pMOS器件，因为它们低劣的单位增益频率。
这反过来对超高速电路设计有约束。
缓冲器和锁存器是许多有一个通信收发器和一个串行链路的高速块的核心。
作为一个千兆通信系统的例子，图1描绘了一个典型的光收发器的框图。
前端的电流模式逻辑（CML）的锥形缓冲区链，串行到并行的转换器，时钟和数据恢复（CDR），复用器和解复用器广泛使用高速缓冲器和锁存器。
传统的CMOS反相器显示出一些缺点，使得它们不能被广泛使用于高速低压电路。
首先，CMOS反相器实质上是一个单端电路。
回想一下，在千兆赫的频率范围内，短的片上线充当耦合输电线路。
电磁耦合导致了电路中的严重运作失灵，特别是单端电路。
一种CMOS动态闩锁电压比较器优化的设计-修订李建中魏同立：一种CMOS动态闩锁电压比较器的优化设计一种CMOS动态闩锁电压比较器的优化设计李建中1,2，魏同立1（1. 东南大学微电子中心，南京，210096；2. 解放军理工大学通信工程学院，南京，210007）摘要：提出了一种应用于Pipeline ADC和Sigma-Delta ADC中改进的动态闩锁电压比较器。
采用0.35μm CMOS N阱工艺设计，工作于2.5V单电源电压。
通过详细的分析和优化，使比较器具有较小的输入失调电压和踢回噪声，仿真结果表明它的输入失调电压分布范围为28.6mV，最高的工作达200MHz、功耗230μW。
关键词：比较器；模数转换器；正反馈；失调中图分类号：TN432 文献标识码：AAn Optimization Design of CMOS Dynamic Latched Voltage ComparatorLI Jian-zhong ，WEI Tong-li(Micro-Electronics Center，Southeast University，Nanjing，210096，P.R.China)Abstract：An improved CMOS dynamic latched voltage comparator suitable for pipeline ADCs and Sigma-Delta ADCs is proposed. The proposed comparator is simulated in a 0.35μm CMOS N-Well process and operating at a single 2.5V supply. The simulation results show that after the input offset voltage and kickback noise are optimized, its operation frequency could be as high as 200MHz, and its input offset voltage distributing is 28.6mV, and the power consumption of the comparator is 230μw.Key words：Comparator；Analog-to-digital Converter；Positive feedback；OffsetEEACC：2570D1引言在现代通信和信号处理系统中，模数转换器(ADCs)是非常重要的电路模块。
作者简介:张洁(1990—),女,安徽淮北人,讲师,硕士;研究方向:信号与信息处理㊂高精度低功耗比较器电路设计张㊀洁(中山大学新华学院,广东㊀广州㊀510000)摘㊀要:比较器作为模数转换电路关键模块之一,其速度㊁精度㊁功耗等性能决定了ADC 电路的整体性能㊂应用于不同类型的ADC 结构的比较器电路,对其性能参数有着不同的要求㊂文章提出了一种基于预放大再生锁存理论,应用于SAR ADC(逐次逼近型模数转换)结构的比较器,该比较器达到了高精度,低功耗等高性能要求,在1.8V 电源供电下,时钟频率为2MHz 时,该比较器的分辨率达到1mV,平均功耗为0.3mW㊂关键词:预放大;正反馈;动态锁存;高精度;低功耗;CMOS 工艺0㊀引言在微电子技术领域,SOC(集成电路片上集成系统)经过长久的发展,CMOS 工艺也在不断地进步,由于器件尺寸的不断减小,电源电压不断降低,芯片集成度越来越高㊂但是功耗却在不断地增长,功耗㊁速度㊁精度和面积等指标更是衡量高性能芯片的重中之重㊂所以在集成电路的设计过程中,如何降低芯片的功耗,提高精度,已经成为当前IC 设计日渐突出的首要问题[1-3]㊂1㊀电路设计本研究的比较器是基于预放大再生锁存理论进行优化设计,应用在SAR ADC(逐次逼近型模数转换)结构的A /D 转换电路模块中㊂比较器主要分为三大模块:前置预放大级㊁动态锁存比较级和输出缓冲级㊂整体电路框架契合了SAR ADC 低功耗,芯片封装小的结构特点,采用的动态正反馈锁存级,动态分时工作的模式有效降低失调电压,实现更低的功耗;设计的前置预放大器,弥补了正反馈锁存器存在过大的输入失调电压和回踢噪声的缺陷,提高比较器的速度和精度;输出缓冲级增强了对后面接入电路的负载驱动能力,并对输出信号的波形进行整形㊂1.1㊀前置预放大器电路的设计前置预放大级采用的是全差分结构的单级放大器,以两个交叉耦合的PMOS 晶体管和二极管负载形成正负电阻负载的结构,再结合电路中的共源共栅结构,提供合适的增益和带宽,满足速度要求的同时达到了精度的设计指标㊂该放大器采用了基本的差分放大电路结构,如图1所示㊂M5和M6的共栅级结构串联在差分输入对和输出之间,形成了一个巧妙的内部隔离电路,结合差分对M7,M8对下一级锁存器电路产生的回踢噪声进行多级的衰减㊂M10是放大器电路的尾电流管,M9和M10组成一组电流镜结构,通过设置管子的宽长比为1ʒ1,等比例把偏置电路提供的电流源,复制过来为放大电路提供工作电流㊂考虑到MOS 管沟道调制效应和噪声的影响,电路中电流路径上的放大管和负载管的栅长都设计为大于或等于1μm㊂为了能够让前置预放大器正常的工作,需设计一个偏置电路,为它提供一个稳定的电流源和偏置电压㊂本次设计的基准电流源,只是要让放大器正常的工作,对基准源的精准度没有严格的要求,采用以阈值电压为基准的自偏置电路㊂图1 前置预放大器电路16第21期2020年11月无线互联科技·设计分析No.21November,20201.2㊀动态正反馈锁存器电路的设计动态锁存比较级采用的是动态正反馈锁存的电路结构,以提高比较器的精度,降低整体电路功耗㊂如图2所示,其中M9和M10是输入对管,M5和M6是外部时钟控制的开关管,M3和M4是电路的复位管,M1,M2,M7,M8构成了交叉耦合反相器形式的正反馈环路结构㊂动态正反馈锁存器的电路也是差分对称的结构,为了减小失调电压的影响,在设计电路时就要考虑到MOS 管的匹配问题[4],主要是调节M9,M10管的宽长比使其工作在线性区,并实现完全匹配㊂图2㊀动态正反馈锁存器电路1.3㊀输出缓冲级电路的设计输出缓冲级作为比较器的最后一级电路,主要是对上一级电路输出的高电平㊁低电平信号进行整形(电平判决),提高输出端负载驱动的能力,并提升比较器的整体速度[5]㊂因为级联反相器的电路结构简单,传输速度快,容易设计,所以本次设计的输出缓冲级电路采用的是传统的反相器级联的电路结构㊂2㊀电路仿真结果分析比较器电路的传输时延仿真结果如图3所示㊂从图中可以看出整体比较器电路的传输时延约为202ps㊂相比于单个锁存器电路418ps 的延时时间,在加入了前置预放大级电路和输出缓冲级电路后,比较器的速度性能有了明显的提升㊂比较器整体功耗的仿真时,给比较器送入工作时钟,在比较器能进行正常工作时,进行直流仿真,通过DC 直流扫描电源,直接得到电路的平均功耗㊂如图4所示,满足了本次设计任务的功耗指标要求㊂图3㊀比较器传输时延仿真结果图4㊀比较器的整体功耗本设计的任务指标分辨率要求小于3mV,考虑余量后进行比较器分辨率为1mV 的仿真测试㊂在比较器V ref 输入端输入一个1V 的直流参考电压,V in 输入端输入一个分为5个点,从998mV 到1.002mV,每个点间隔1mV,周期为2μs 的阶跃小信号,对比较器进行瞬态仿真,设置结束时间为4μs,仿真精度为高精度,仿真结果如图5所示,当V in ɤ1V -999.4mV 时,输出在垂直坐标V1发生了跳变,当V in ȡ1.0004V -1V 时,输出在垂直坐标V2发生了跳变,当比较器的输入相差大于1mV 时,能够产生正确的比较结果,达到了设计任务要求的分辨率指标㊂图5㊀分辨率仿真结果3㊀结语本文中前置预放大器采用全差分单级放大的结构,把输入信号迅速放大加载到锁存器的输入端,内部带有隔离电路,可以有效消除回踢噪声的影响,同时放大器具有一(下转第65页)26第21期2020年11月无线互联科技㊃技术应用No.21November,2020[6]海明辉.人工智能技术在广播电视中的应用研究[J].中国传媒科技,2020(7):50-51.[7]宋晓雨.人工智能技术在移动互联网发展中的应用[J].信息记录材料,2020(7):168-170.(编辑㊀王雪芬) Analysis on the application of artificial intelligencetechnology in the development of mobile InternetZhen Zhen(Wuhan International Trade University,Wuhan430012,China)Abstract:With the continuous development of information technology and Internet technology,human society has entered the era of artificial intelligence,and the continuous progress of science and technology has made good scientific achievements in all fields of social production.At present,mobile Internet has gradually become an indispensable part of human social life because of its own advantages.If artificial intelligence technology and mobile Internet technology are combined,the development of artificial intelligence will be greatly promoted.It will also make deeper progress in human society.Therefore,under the current social background,artificial intelligence technology should be linked with the development of mobile Internet,promote artificial intelligence to continue to infiltrate into many fields,better meet the needs of information and intelligent technology in social development,so that artificial intelligence technology can better promote the production and development of society.Key words:artificial intelligence;mobile Internet;applications(上接第62页)定的增益和带宽保障了比较器的速度和精度㊂锁存器主要是实现对输入信号的判断比较形成锁存的作用,采用的是动态正反馈的结构,由时钟控制,有效降低失调电压,减少电路功耗㊂输出缓冲级电路采用的是反相器推免输出的结构,其增益最大,能够提高比较器的负载驱动能力㊂在2MHz的工作时钟频率下,分辨率达到了1mV,压摆率为8.9V/μs,功耗仅为0．3mW,满足了任务指标㊂[参考文献][1]高雪莲.一种基于SAR ADC的低功耗动态比较器研究[D].北京:北京交通大学,2007.[2]韩宝妮.基于0.18μm CMOS工艺的超高速比较器的设计[D].西安:西安电子科技大学,2009.[3]张俊,王明珍.一种分辨率为39μV的高精度比较器设计[J].电子质量,2013(8):24-27.[4]DELGADO R M,CARRASCO R M,FIORELLI R,et al.A76nW,4kS/s10-bit SAR ADC with offset cancellation for biomedical applications[C].Baltimore:Circuits and Systems,IEEE,2017.[5]LIN J Y,HSIEH C C.A0.3V10-bit SAR ADC With First2-bit Guess in90-nm CMOS[J].IEEE Transactions on Circuits&SystemsI Regular Papers,2017(3):562-572.(编辑㊀何㊀琳) Design of high precision low power comparator circuitbased on0.18μm CMOS processZhang Jie(Xinhua College of Sun Yat-Sen University,Guangzhou510000,China)Abstract:As one of the key modules of analog-to-digital conversion circuit,the speed,precision and power consumption of comparator determine the overall performance of ADC parator circuits with different types of ADC structures have different requirements for their performance parameters.A kind of comparator based on preamplifier regenerative latch theory is proposed in this paper,which is applied to SAR ADC(successive approximation A-D conversion)structure.The comparator has achieved high precision,low power consumption and other high performance requirements.When the clock frequency is2MHz,the resolution of the comparator is1mV,and the average power consumption is0.3mW.under the power supply of1.8power supplyKey words:preamplifier;positive feedback;dynamic latch;high precision;low power consumption;CMOS process56。
高速低功耗双尾比较器的设计任志德;郭春生【摘要】In order to optimize the speed and power of comparator,a new double tail comparator has been proposed based on an existing one.We increase the speed of the comparator by additional positive feedback path of cross-cou⁃pling. But the number of branches of the power to the ground the number of devices in the circuit are reduced to save power consumption.Simulation results show that the maximum operating frequency can be processed from the original 1.7 GHz to 2.5 GHz. The power consumption can be saved significantly with the increasing operating fre⁃quency.When the operating frequency is at 1.7 GHz,the consumption can save on 41.45%,and power delay product can increase 62.33%. The proposed two-tailed comparator is more suitable for high-speed,low-power analog-to-digi⁃tal conversion circuit.%针对比较器速度和功耗两大指标的优化，对一款新提出的双尾比较器进行了改善和提高。
高速低功耗CMOS动态锁存比较器的设计李靖坤;杨骁;陈国晏;娄付军;邱伟彬【摘要】A high-speed low-power dynamic latched comparator including a pre-amplifier,a latched compara-tor and a SR-latch is presented.A novel reset circuit that only has one PMOS transistor is adopted for the latched comparator,which can realize the electric charge reusing.As a result,the delay and power consump-tion are reduced.The parasitic capacitance of input transistors of the SR-latch acts as the load capacitance of the latched comparator.An improved method for the SR-latch is adopted to avoid shifting of the input offset voltage caused by the load capacitance mismatch of the latched comparator.The comparator is implemented with TSMC 0.18 μm complementary metal-oxide-semiconductor(CMOS)technology.Simulation results show that a sensitivity of 0.3 mV and a maximum input offset of 8 mV are achieved with the operating frequency of 1 GHz,and the power consumption is 0.2 mW with 1 .8 V supply.The dynamic latched comparator is concise and simple to implement,and has features of low power.%提出一种高速低功耗动态锁存比较器,电路包含预放大器、锁存比较器和SR 锁存器 3 部分.采用一种新的锁存比较器复位电路,该电路仅由一个P沟道金属氧化物半导体(PMOS)管构成,实现电荷的再利用,减小了延迟,降低了功耗.SR锁存器输入端口的寄生电容为锁存比较器的负载电容,对 SR 锁存器的输入端口进行改进,避免由于锁存比较器的负载电容失配导致的输入失调电压偏移的问题.电路采用TSMC 0.18 μm 互补金属氧化物半导体(CMOS)工艺实现.结果表明:电源电压为1 .8 V,时钟频率为1 GHz时,比较器精度达0.3 mV;最大输入失调电压为8 mV,功耗为0.2 mW;该比较器具有电路简单易实现、功耗低的特点.【期刊名称】《华侨大学学报（自然科学版）》【年(卷),期】2018(039)004【总页数】5页(P618-622)【关键词】动态锁存比较器;互补金属氧化物半导体;高速低功耗;失调电压【作者】李靖坤;杨骁;陈国晏;娄付军;邱伟彬【作者单位】华侨大学信息科学与工程学院,福建厦门 361021;厦门市ASIC与系统重点实验室,福建厦门 361008;华侨大学信息科学与工程学院,福建厦门361021;厦门市ASIC与系统重点实验室,福建厦门 361008;华侨大学信息科学与工程学院,福建厦门 361021;厦门市ASIC与系统重点实验室,福建厦门 361008;华侨大学信息科学与工程学院,福建厦门 361021;厦门市ASIC与系统重点实验室,福建厦门 361008;华侨大学信息科学与工程学院,福建厦门 361021;厦门市ASIC与系统重点实验室,福建厦门 361008【正文语种】中文【中图分类】TN432随着现代通信和信号处理技术的广泛应用，高速低功耗的电子设备成为市场的主流.比较器作为模数转换器、数据接收器等系统不可缺少的模块，对其系统的性能指标有着重要的影响[1].常见的比较器有静态锁存比较器[2-3]和动态锁存比较器[4-8].其中，静态锁存比较器无论是在复位阶段还是再生阶段都存在静态电流，速度较慢、功耗较大[3].动态锁存比较器采用一对背靠背交叉耦合的反相器构成正反馈,使小的差分输入信号迅速放大到满摆幅的数字信号输出，具有速度快、功耗低、高输入阻抗、满输出摆幅等优点，在高速电路中得到了广泛地应用[6].然而，传统动态锁存比较器存在失调电压高、回踢噪声大的缺点.在锁存比较器之前，增加一级预放大器可以减小失调电压、回踢噪声的影响.本文在传统动态锁存比较器的基础上，设计一种高速低功耗互补金属氧化物半导体(CMOS)动态锁存比较器.图1 预放大器和锁存比较器电路Fig.1 Pre-amplifier and latched comparator circuit1 比较器电路分析与设计在文献[5]的基础上提出的预放大器和锁存比较器电路，如图1所示.用P沟道金属氧化物半导体(PMOS)管MP5替代原来的复位管MN8，MN9(虚线所示)，实现电荷再利用，减小延迟时间并降低功耗.图1中：MN1～MN3及MP1，MP2构成预放大器；MN4～MN7及MP3～MP7构成锁存比较器；MP5为复位管；时钟(CLK)为低电平时，MP5导通，使M，N两点的电压相等，避免M，N两点残余电荷不相等，从而影响比较器的精度.图2 SR锁存器电路Fig.2 SR latch circuitSR锁存器电路，如图2所示.SR锁存器是由两个首尾交叉连接的或非门构成.若采用图2中NOR1的A输入端和NOR2的B输入端作为SR锁存器的输入引脚，则会造成锁存比较器的两个输出节点out+和out-负载电容不同，这会产生比较器失调电压偏移的问题[9].文中采用两个或非门的同一端引脚B作为锁存比较器的负载，且B输入端连接的是或非门中两个不存在体效应的金属氧化物半导体场效应晶体(MOS)管MN1和MP2，从而避免比较器输入失调电压偏移的问题.文中比较器的工作原理如下所述.其中，N沟道金属氧化物半导体(NMOS)管的阈值电压为VTHN；PMOS管的阈值电压为VTHP.1) 复位阶段.CLK为低电平，MOS管MN1截止，MP1，MP2导通，预放大器将节点Di(Di+和Di-)充电至VDD；MP6，MP7截止，MN4，MN7导通，节点out+，out-被下拉至零电位(GND)，SR锁存器处于保持状态，比较器的输出保持上一个状态不变；复位管MP5导通，使节点M，N的电压相等，MP3，MN5和MP4，MN6为交叉耦合的反相器，此时均截止.2) 再生阶段.CLK为高电平，MOS管MN1导通，MP1，MP2截止，节点Di-和Di+根据输入信号VIP和VIN的不同，以不同的速率放电.记节点Di放电到VDD-|VTHP|的时间为T1，这段时间，MN2，MN3工作在饱和区.假设比较器的差模输入信号很小，则流过MN2，MN3的电流近似相等，记为ID1，忽略二级效应，有(1)式(1)中:(W/L)1为MN2，MN3的宽长比；VIP,VIN为输入电压信号；VS为MN1导通时节点S的电压.节点Di的电压随时间变化可表示为(2)因此，时间T1为T1=(|VTHP|CDi)/ID1.(3)式(3)中:CDi为节点Di+和Di-的寄生电容，CDi=CDi+=CDi-.当VDi下降到VDD-|VTHP|，MP6，MP7管开始导通并工作在饱和区，忽略二级效应，流过MP6，MP7的电流为(4)式(4)中:(W/L)2为MP6，MP7的宽长比.MP6，MP7以电流ID2分别对节点M，N进行充电.此时，MP3，MP4仍然截止，Vout(Vout+和Vout-)等于GND，MN4，MN7工作在深线性区，电流几乎为0.当VM，VN充电到|VTHP|时，MP3，MP4导通，记VM，VN达到|VTHP|的时间为T2，同理有(5)式(5)中:CM，N为节点M，N的寄生电容，CM，N=CM=CN.MP3，MP4导通后，MN4，MN7工作在线性区，流过MN4和MN7的电流为(6)式(6)中:(W/L)3为MN4，MN7的宽长比.节点out+和out-以电流ID2-ID3充电，记Vout达到VTHN的时间为T3，即T3=VTHNCout/(ID2-ID3).(7)式(7)中:Cout为节点out+和out-的寄生电容，Cout=Cout+=Cout-.Vout达到VTHN后，MN5，MN6开始导通，由MP3，MN5和MP4，MN6构成的锁存器开始工作.由于节点Di-和Di+以不同的速率放电，同一时间VDi-和VDi+必然会有一个微小的差值，进而造成Vout+和Vout-产生压差，记为ΔVout，这个压差作为锁存器的初始压差，会被迅速放大到VDD-GND，驱动SR锁存器置0或置1，即比较器的输出.锁存器再生过程需要的时间记为T4[10]，则有(8)τ为锁存器的时间常数，即(9)式(9)中：gm为锁存器的跨导.由以上的分析可知，比较器总的延迟时间约为Tdelay=T1+T2+T3+T4.(10)3) 比较器再次复位.CLK跳变为低电平，MN1截止，MP1，MP2导通，节点Di被充电至VDD；MP6，MP7截止，MN4，MN7导通，节点out+和out-通过MN4和MN7放电到GND；节点M，N的电压因为复位管MP5的导通而相等，且分别通过MP3，MN4支路及MP4，MN7支路放电；当节点M，N的电压放电至|VTHP|时，MP3，MP4截止，忽略亚阈值导电特性，M，N的电压最终保持在|VTHP|不变.当比较器再次处于再生状态，由于节点M，N的电压已经为|VTHP|，所以比较器在再生阶段节约了时间T2，且避免再次对节点M，N进行充电.因此，相较于文献[5]将M，N两点的电压放电到0的做法，文中实现了电荷的再利用，减小了比较器的延迟时间.比较器总的延迟时间缩减为Td=T1+T3+T4.(11)比较器每个周期节约电荷量,即Q=C×V=2×CM，N×|VTHP|.(12)2 电路仿真结果对文中提出的比较器和文献[5]的架构进行设计与仿真.两个电路都采用TSMC 0.18μm CMOS工艺实现，复位管MP5采用的尺寸和文献[5]中复位管MN8，MN9采用的尺寸均为600 nm/180 nm，其他晶体管一一对应.仿真条件：电源电压VDD为1.8 V；时钟频率CLK为1 GHz；温度为27 ℃；工艺角为TT；比较器输入共模电压VCM为0.9 V，输出电容负载为5 fF.比较器的延迟时间(t)和功耗与输入电压的关系(VDD=1.8 V，VCM=0.9 V)，如图3所示.以输入电压ΔVIN=50 mV为例，文献[5]架构比较器的延迟时间为282.85 ps，文中比较器的延时为246.13 ps，改进后的比较器延迟时间减小了36.72 ps，速度提升约13%；文献[5]架构比较器的平均动态功耗为198.8 μW·GHz-1，文中为175.6 μW·GHz-1，平均动态功耗降低了11.7%(此处不包含SR锁存器的功耗).比较器延迟时间和功耗与电源电压的关系(ΔVIN= 50 mV，VCM= VDD -0.4 V)，结果如图4所示.(a) 延迟时间与输入电压 (b) 功耗与输入电压图3 比较器延迟时间和功耗与输入电压的关系(VDD=1.8 V，VCM=0.9 V)Fig.3 Comparators′ delay and power consumption versus input voltage (VDD=1.8 V，VCM=0.9 V)(a) 延迟时间与电源电压 (b) 功耗与电源电压图4 比较器延迟时间和功耗与电源电压的关系(ΔVIN= 50 mV，VCM= VDD -0.4 V)Fig.4 Comparators′ delay and power consumption versus supply voltage (ΔVIN= 50 mV，VCM= VDD -0.4 V)图5 文中比较器最坏情况仿真波形Fig.5 Simulation waveform of proposed comparator in worst case在较低的电源电压下，文中比较器的延时相较于文献[5]架构的比较器最多减小了18.7%；随着电源电压的升高，文中比较器的低功耗优势逐渐增大.在不同温度(-40～125 ℃)和工艺角(FF,TT,SS,FS,SF)下对文中的比较器进行仿真.仿真结果表明：温度为125 ℃，工艺角为SS时，出现最坏情况.此时的瞬态仿真波形，如图5所示.由图5可知：比较器可分辨的最小电压为0.3 mV，延迟时间为729.595 ps.对整个比较器进行100次Monte carlo分析仿真，SR锁存器的输入引脚改进前后输入失调电压(Voffset)的仿真结果，如图6所示.图6中：Vmu为平均值；Vsd 为标准偏差；N为仿真次数;η为概率.由图6可知：SR锁存器的输入引脚改进前，比较器的输入失调电压呈现整体偏移的情况，最大达到14 mV；SR锁存器的输入引脚改进后，失调电压平均值为0.65 mV，标准偏差为3.96 mV，失调电压集中分布在-8～8 mV.(a) SR锁存器改进前 (b) SR锁存器改进后图6 比较器失调电压分布Fig.6 Distribution of comparator′s offset voltage文中比较器与部分文献比较器的性能指标对比，如表1所示.由表1可知：文中比较器在功耗、失调电压等方面有一定优势，适合于高速低功耗的应用.表1 比较器性能指标对比Tab.1 Performance index comparisons of comparators指标特征尺寸/μmVDD/V平均动态功耗/μW·GHz-1Voffset/mV文献[3]0.181.224 600.0 12.5文献[4]0.181.8610.012.0文献[7]0.181.8250.010.0文中0.181.8200.08.03 结束语提出一种高速低功耗动态锁存比较器.锁存比较器的复位电路仅由一个PMOS管组成，实现了电荷的再利用，减小了延迟，降低了功耗.对SR锁存器的输入端口改进后，避免了比较器输入失调电压偏移的问题.电路采用TSMC 0.18 μm CMOS工艺实现，在电源电压1.8 V，时钟频率1 GHz的条件下，比较器精度为0.3 mV，最大输入失调电压为8 mV,功耗为0.2 mW，适合于高速低功耗应用中.参考文献：【相关文献】[1] SCHINKEL D,MENSINK E,KLUMPERINK E A M,et al.A 3-Gb/s/ch transceiver for 10-mm uninterrupted RC-limited global on-chip interconnects[J].Journal of Solid-State Circuits,2006,41(1):297-306.[2] SHEIKHAEI S,MIRABBASI S,IVANOV A.A 0.35 μm CMOS comparator circuit for high-speed ADC applications[C]∥International Symposium on Circuits and Systems.Kobe:IEEE Press,2005:6134-6137.[3] FAHMY G A,POKHAREL R K,KANAYA H,et al.A 1.2 V 246 μW CMOS latched comparator with neutralization technique for reducing kickback noise[C]∥IEEE Region 10 Conference.Fukuoka:IEEE Press,2010:1162-1165.DOI:10.1109/TENCON.2010.5686392. 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