高性能锁存比较器设计

１　引言近年来，高速数字通信系统正在日益引起全球的广泛关注，而传统的模拟和数字集成电路尽管在速度上已能满足这类系统的要求，但随着芯片电子器件复杂度的提高和尺寸的减小，传统电路，如高速数字系统中用得很多的电压比较器芯片，在功耗、电源电压及其带宽指标上还远远不能胜任［１］。

因此对传统的比较器电路加以改进，使其进一步降低功耗、提高速度和减小电源电压等级，已变得迫在眉睫。

然而由于比较电路的阈值电压并不会随着电源电压的降低而成比例地下降，从而在设计满足速度、精度和噪声指标的低功耗比较电路上提出了许多新的挑战［２］。

锁存比较器是继运算放大器之后的第二大被广泛使用的电子组件，长期以来它一直被广泛使用在振荡器、数据转换器或前端信号处理机等电子设备中。

笔者认为，影响锁存比较器的技术指标主要是灵敏度、速度和功耗，而如何达到三者的平衡一直是设计比较器的关键性问题。

在传统的设计中，高速通常是以较高的功耗为代价来换取的；灵敏度的提高则是通过为比较电路设置一个微弱的偏置电流，并且取得较高的增益而获得的，但提高了灵敏度却导致了较慢的时间响应［３］。

本文的设计思路是：第一种锁存比较器采用工作在微弱输入电流下的电流比较单元，从而将电路的功耗降低到几个纳瓦或更小；第二种电路则引入了电流型ＢｉＣＭＯＳ锁存比较器，通过电路的再生阶段将其锁存和驱动电路相分离，获得了较低的电路功耗；而最后设计的第三种电路是在传统ＢｉＣＭＯＳ锁存比较电路的基础上，将其电阻性负载用可变ＰＭＯＳ器件来代替，在每次比较周期内的三个不同区域内都对ＰＭＯＳ器件给予适当的偏置，使得比较器总是工作在最佳负载的情况下，最终在不降低速度的前提下，获得了较低的功耗。

２高速、低耗锁存比较器的设计２．１基于电流比较单元的低耗锁存比较器电压比较器是用以比较两个电压（一个输入电压和一个参考电压）的大小，并用输出高、低电平表示比较结果的一种电路［４］。

然而，对于ＣＭＯＳ电压比较器而言，不仅ＭＯＳ器件的失配不可避免地会产生零点漂移，而且这类电路在降低电源电压上也存在着技术上的困难。

超高速低压CMOS CML缓冲器和锁存器的设计摘要-一个超高速电流模式逻辑（CML）的综合研究和新型再生CML锁存器的设计将会被说明。

首先，提出一种新的设计过程，系统地设计了一个锥形的CML缓冲器链。

接下来，将介绍两个高速再生锁存电路，能够在超高速数据速率运行。

实验结果表明，这种新的锁存结构相比传统的CML锁存电路在超高频率有更高的性能。

它也表明，无论是通过实验以及使用效率的分析模型，为什么CML缓冲器优于CMOS反相器在高速低压的应用。

1.引言电信网络传输的数据量迅速增长，最近引起对千兆通信网络的高速电路设计的重视。

波分复用（WDM）和时分多路复用（TDM）将是发达国家在下一代传输系统使用的。

大量的容量传输实验已经使用每一个通道数据速率为10Gb/s的用于SONET OC-192和40Gb/s的用于SONET OC-768的WDM系统。

高速集成电路（IC）技术，具有很高的数据速率，因此用于WDM和TDM系统。

纳米CMOS技术的进步已使CMOS集成电路接替砷化镓和InP器件迄今声称的领域。

设计一个高速CMOS电路在MOS器件操作非常具有挑战性。

在千兆系统块，通信系统需要由利用最少数量有源器件的简单电路来实现。

部分在通信收发器处理高速信号的电路块可能要放弃使用pMOS器件，因为它们低劣的单位增益频率。

这反过来对超高速电路设计有约束。

缓冲器和锁存器是许多有一个通信收发器和一个串行链路的高速块的核心。

作为一个千兆通信系统的例子，图1描绘了一个典型的光收发器的框图。

前端的电流模式逻辑（CML）的锥形缓冲区链，串行到并行的转换器，时钟和数据恢复（CDR），复用器和解复用器广泛使用高速缓冲器和锁存器。

传统的CMOS反相器显示出一些缺点，使得它们不能被广泛使用于高速低压电路。

首先，CMOS反相器实质上是一个单端电路。

回想一下，在千兆赫的频率范围内，短的片上线充当耦合输电线路。

电磁耦合导致了电路中的严重运作失灵，特别是单端电路。

基于亚阈运算放大器的动态锁存比较器设计作者：张玲来源：《现代职业教育.高职本科》 2017年第5期［摘要］基于预放大锁存理论，提出一种低电压低功耗动态锁存比较器。

与传统比较器不同，该比较器采用了亚阈运算放大器结构作为前置放大器以实现低电压低功耗。

结果表明当工作于1.2V电源电压、500kHz的时钟下，精度可达1 mV，功耗仅为16.45 μW。

该电路可应用在低功耗流水线式ADC电路中。

［关键词］动态锁存比较器；前置放大器；亚阈运算放大器［中图分类号］ G712［文献标志码］ A［文章编号］ 2096-0603（2017）１3-0１79-01一、引言随着现代通信技术的广泛应用，高速低功耗的电子设备成为市场主流，这些设备都依赖于高性能的模数转换器（ADC），特别是对功耗的要求越来越高，低功耗ADC成为决定设备性能的关键因素。

而模数转换器中比较器是重要模块，其精度、功耗和速度等指标对整个ADC的性能有重要的影响[1]。

这里设计了一种新型低电压低功耗动态锁存比较器。

与传统的比较器相比，由于采用亚阈运算放大器作为前置放大器，极大地降低了整个电路的功耗。

二、比较器的结构设计为了实现电路的低功耗，使电路中的MOSFET工作在亚阈区[2]。

比较器采用动态锁存结构，它由三级电路构成，第一级是前置放大器，第二级是动态锁存器，第三极是输出锁存器。

原理框图如图1所示。

■图1 比较器原理框图（一）前置放大器前置放大器的作用有两个：一是放大输入信号，降低动态锁存器的比较时间，同时降低总体延时；二是放大输入信号差，减小比较器失调电压的影响。

■图2 前置放大器原理图（二）动态锁存器本次设计的锁存器采用动态锁存器结构。

动态锁存器优于静态锁存器的特点是电路瞬间功耗低，直流功耗近乎为零,并且电路面积小，但动态锁存器需要时钟控制信号。

图3为动态锁存器的原理图。

■图3 动态锁存器原理图（三）输出锁存器输出锁存器其实是一个带使能端的RS锁存器，其结构如图4所示。

高速低功耗CMOS动态锁存比较器的设计李靖坤;杨骁;陈国晏;娄付军;邱伟彬【摘要】A high-speed low-power dynamic latched comparator including a pre-amplifier,a latched compara-tor and a SR-latch is presented.A novel reset circuit that only has one PMOS transistor is adopted for the latched comparator,which can realize the electric charge reusing.As a result,the delay and power consump-tion are reduced.The parasitic capacitance of input transistors of the SR-latch acts as the load capacitance of the latched comparator.An improved method for the SR-latch is adopted to avoid shifting of the input offset voltage caused by the load capacitance mismatch of the latched comparator.The comparator is implemented with TSMC 0.18 μm complementary metal-oxide-semiconductor(CMOS)technology.Simulation results show that a sensitivity of 0.3 mV and a maximum input offset of 8 mV are achieved with the operating frequency of 1 GHz,and the power consumption is 0.2 mW with 1 .8 V supply.The dynamic latched comparator is concise and simple to implement,and has features of low power.%提出一种高速低功耗动态锁存比较器,电路包含预放大器、锁存比较器和SR 锁存器 3 部分.采用一种新的锁存比较器复位电路,该电路仅由一个P沟道金属氧化物半导体(PMOS)管构成,实现电荷的再利用,减小了延迟,降低了功耗.SR锁存器输入端口的寄生电容为锁存比较器的负载电容,对 SR 锁存器的输入端口进行改进,避免由于锁存比较器的负载电容失配导致的输入失调电压偏移的问题.电路采用TSMC 0.18 μm 互补金属氧化物半导体(CMOS)工艺实现.结果表明:电源电压为1 .8 V,时钟频率为1 GHz时,比较器精度达0.3 mV;最大输入失调电压为8 mV,功耗为0.2 mW;该比较器具有电路简单易实现、功耗低的特点.【期刊名称】《华侨大学学报（自然科学版）》【年(卷),期】2018(039)004【总页数】5页(P618-622)【关键词】动态锁存比较器;互补金属氧化物半导体;高速低功耗;失调电压【作者】李靖坤;杨骁;陈国晏;娄付军;邱伟彬【作者单位】华侨大学信息科学与工程学院,福建厦门 361021;厦门市ASIC与系统重点实验室,福建厦门 361008;华侨大学信息科学与工程学院,福建厦门361021;厦门市ASIC与系统重点实验室,福建厦门 361008;华侨大学信息科学与工程学院,福建厦门 361021;厦门市ASIC与系统重点实验室,福建厦门 361008;华侨大学信息科学与工程学院,福建厦门 361021;厦门市ASIC与系统重点实验室,福建厦门 361008;华侨大学信息科学与工程学院,福建厦门 361021;厦门市ASIC与系统重点实验室,福建厦门 361008【正文语种】中文【中图分类】TN432随着现代通信和信号处理技术的广泛应用，高速低功耗的电子设备成为市场的主流.比较器作为模数转换器、数据接收器等系统不可缺少的模块，对其系统的性能指标有着重要的影响[1].常见的比较器有静态锁存比较器[2-3]和动态锁存比较器[4-8].其中，静态锁存比较器无论是在复位阶段还是再生阶段都存在静态电流，速度较慢、功耗较大[3].动态锁存比较器采用一对背靠背交叉耦合的反相器构成正反馈,使小的差分输入信号迅速放大到满摆幅的数字信号输出，具有速度快、功耗低、高输入阻抗、满输出摆幅等优点，在高速电路中得到了广泛地应用[6].然而，传统动态锁存比较器存在失调电压高、回踢噪声大的缺点.在锁存比较器之前，增加一级预放大器可以减小失调电压、回踢噪声的影响.本文在传统动态锁存比较器的基础上，设计一种高速低功耗互补金属氧化物半导体(CMOS)动态锁存比较器.图1 预放大器和锁存比较器电路Fig.1 Pre-amplifier and latched comparator circuit1 比较器电路分析与设计在文献[5]的基础上提出的预放大器和锁存比较器电路，如图1所示.用P沟道金属氧化物半导体(PMOS)管MP5替代原来的复位管MN8，MN9(虚线所示)，实现电荷再利用，减小延迟时间并降低功耗.图1中：MN1～MN3及MP1，MP2构成预放大器；MN4～MN7及MP3～MP7构成锁存比较器；MP5为复位管；时钟(CLK)为低电平时，MP5导通，使M，N两点的电压相等，避免M，N两点残余电荷不相等，从而影响比较器的精度.图2 SR锁存器电路Fig.2 SR latch circuitSR锁存器电路，如图2所示.SR锁存器是由两个首尾交叉连接的或非门构成.若采用图2中NOR1的A输入端和NOR2的B输入端作为SR锁存器的输入引脚，则会造成锁存比较器的两个输出节点out+和out-负载电容不同，这会产生比较器失调电压偏移的问题[9].文中采用两个或非门的同一端引脚B作为锁存比较器的负载，且B输入端连接的是或非门中两个不存在体效应的金属氧化物半导体场效应晶体(MOS)管MN1和MP2，从而避免比较器输入失调电压偏移的问题.文中比较器的工作原理如下所述.其中，N沟道金属氧化物半导体(NMOS)管的阈值电压为VTHN；PMOS管的阈值电压为VTHP.1) 复位阶段.CLK为低电平，MOS管MN1截止，MP1，MP2导通，预放大器将节点Di(Di+和Di-)充电至VDD；MP6，MP7截止，MN4，MN7导通，节点out+，out-被下拉至零电位(GND)，SR锁存器处于保持状态，比较器的输出保持上一个状态不变；复位管MP5导通，使节点M，N的电压相等，MP3，MN5和MP4，MN6为交叉耦合的反相器，此时均截止.2) 再生阶段.CLK为高电平，MOS管MN1导通，MP1，MP2截止，节点Di-和Di+根据输入信号VIP和VIN的不同，以不同的速率放电.记节点Di放电到VDD-|VTHP|的时间为T1，这段时间，MN2，MN3工作在饱和区.假设比较器的差模输入信号很小，则流过MN2，MN3的电流近似相等，记为ID1，忽略二级效应，有(1)式(1)中:(W/L)1为MN2，MN3的宽长比；VIP,VIN为输入电压信号；VS为MN1导通时节点S的电压.节点Di的电压随时间变化可表示为(2)因此，时间T1为T1=(|VTHP|CDi)/ID1.(3)式(3)中:CDi为节点Di+和Di-的寄生电容，CDi=CDi+=CDi-.当VDi下降到VDD-|VTHP|，MP6，MP7管开始导通并工作在饱和区，忽略二级效应，流过MP6，MP7的电流为(4)式(4)中:(W/L)2为MP6，MP7的宽长比.MP6，MP7以电流ID2分别对节点M，N进行充电.此时，MP3，MP4仍然截止，Vout(Vout+和Vout-)等于GND，MN4，MN7工作在深线性区，电流几乎为0.当VM，VN充电到|VTHP|时，MP3，MP4导通，记VM，VN达到|VTHP|的时间为T2，同理有(5)式(5)中:CM，N为节点M，N的寄生电容，CM，N=CM=CN.MP3，MP4导通后，MN4，MN7工作在线性区，流过MN4和MN7的电流为(6)式(6)中:(W/L)3为MN4，MN7的宽长比.节点out+和out-以电流ID2-ID3充电，记Vout达到VTHN的时间为T3，即T3=VTHNCout/(ID2-ID3).(7)式(7)中:Cout为节点out+和out-的寄生电容，Cout=Cout+=Cout-.Vout达到VTHN后，MN5，MN6开始导通，由MP3，MN5和MP4，MN6构成的锁存器开始工作.由于节点Di-和Di+以不同的速率放电，同一时间VDi-和VDi+必然会有一个微小的差值，进而造成Vout+和Vout-产生压差，记为ΔVout，这个压差作为锁存器的初始压差，会被迅速放大到VDD-GND，驱动SR锁存器置0或置1，即比较器的输出.锁存器再生过程需要的时间记为T4[10]，则有(8)τ为锁存器的时间常数，即(9)式(9)中：gm为锁存器的跨导.由以上的分析可知，比较器总的延迟时间约为Tdelay=T1+T2+T3+T4.(10)3) 比较器再次复位.CLK跳变为低电平，MN1截止，MP1，MP2导通，节点Di被充电至VDD；MP6，MP7截止，MN4，MN7导通，节点out+和out-通过MN4和MN7放电到GND；节点M，N的电压因为复位管MP5的导通而相等，且分别通过MP3，MN4支路及MP4，MN7支路放电；当节点M，N的电压放电至|VTHP|时，MP3，MP4截止，忽略亚阈值导电特性，M，N的电压最终保持在|VTHP|不变.当比较器再次处于再生状态，由于节点M，N的电压已经为|VTHP|，所以比较器在再生阶段节约了时间T2，且避免再次对节点M，N进行充电.因此，相较于文献[5]将M，N两点的电压放电到0的做法，文中实现了电荷的再利用，减小了比较器的延迟时间.比较器总的延迟时间缩减为Td=T1+T3+T4.(11)比较器每个周期节约电荷量,即Q=C×V=2×CM，N×|VTHP|.(12)2 电路仿真结果对文中提出的比较器和文献[5]的架构进行设计与仿真.两个电路都采用TSMC 0.18μm CMOS工艺实现，复位管MP5采用的尺寸和文献[5]中复位管MN8，MN9采用的尺寸均为600 nm/180 nm，其他晶体管一一对应.仿真条件：电源电压VDD为1.8 V；时钟频率CLK为1 GHz；温度为27 ℃；工艺角为TT；比较器输入共模电压VCM为0.9 V，输出电容负载为5 fF.比较器的延迟时间(t)和功耗与输入电压的关系(VDD=1.8 V，VCM=0.9 V)，如图3所示.以输入电压ΔVIN=50 mV为例，文献[5]架构比较器的延迟时间为282.85 ps，文中比较器的延时为246.13 ps，改进后的比较器延迟时间减小了36.72 ps，速度提升约13%；文献[5]架构比较器的平均动态功耗为198.8 μW·GHz-1，文中为175.6 μW·GHz-1，平均动态功耗降低了11.7%(此处不包含SR锁存器的功耗).比较器延迟时间和功耗与电源电压的关系(ΔVIN= 50 mV，VCM= VDD -0.4 V)，结果如图4所示.(a) 延迟时间与输入电压 (b) 功耗与输入电压图3 比较器延迟时间和功耗与输入电压的关系(VDD=1.8 V，VCM=0.9 V)Fig.3 Comparators′ delay and power consumption versus input voltage (VDD=1.8 V，VCM=0.9 V)(a) 延迟时间与电源电压 (b) 功耗与电源电压图4 比较器延迟时间和功耗与电源电压的关系(ΔVIN= 50 mV，VCM= VDD -0.4 V)Fig.4 Comparators′ delay and power consumption versus supply voltage (ΔVIN= 50 mV，VCM= VDD -0.4 V)图5 文中比较器最坏情况仿真波形Fig.5 Simulation waveform of proposed comparator in worst case在较低的电源电压下，文中比较器的延时相较于文献[5]架构的比较器最多减小了18.7%；随着电源电压的升高，文中比较器的低功耗优势逐渐增大.在不同温度(-40～125 ℃)和工艺角(FF,TT,SS,FS,SF)下对文中的比较器进行仿真.仿真结果表明：温度为125 ℃，工艺角为SS时，出现最坏情况.此时的瞬态仿真波形，如图5所示.由图5可知：比较器可分辨的最小电压为0.3 mV，延迟时间为729.595 ps.对整个比较器进行100次Monte carlo分析仿真，SR锁存器的输入引脚改进前后输入失调电压(Voffset)的仿真结果，如图6所示.图6中：Vmu为平均值；Vsd 为标准偏差；N为仿真次数;η为概率.由图6可知：SR锁存器的输入引脚改进前，比较器的输入失调电压呈现整体偏移的情况，最大达到14 mV；SR锁存器的输入引脚改进后，失调电压平均值为0.65 mV，标准偏差为3.96 mV，失调电压集中分布在-8～8 mV.(a) SR锁存器改进前 (b) SR锁存器改进后图6 比较器失调电压分布Fig.6 Distribution of comparator′s offset voltage文中比较器与部分文献比较器的性能指标对比，如表1所示.由表1可知：文中比较器在功耗、失调电压等方面有一定优势，适合于高速低功耗的应用.表1 比较器性能指标对比Tab.1 Performance index comparisons of comparators指标特征尺寸/μmVDD/V平均动态功耗/μW·GHz-1Voffset/mV文献[3]0.181.224 600.0 12.5文献[4]0.181.8610.012.0文献[7]0.181.8250.010.0文中0.181.8200.08.03 结束语提出一种高速低功耗动态锁存比较器.锁存比较器的复位电路仅由一个PMOS管组成，实现了电荷的再利用，减小了延迟，降低了功耗.对SR锁存器的输入端口改进后，避免了比较器输入失调电压偏移的问题.电路采用TSMC 0.18 μm CMOS工艺实现，在电源电压1.8 V，时钟频率1 GHz的条件下，比较器精度为0.3 mV，最大输入失调电压为8 mV,功耗为0.2 mW，适合于高速低功耗应用中.参考文献：【相关文献】[1] SCHINKEL D,MENSINK E,KLUMPERINK E A M,et al.A 3-Gb/s/ch transceiver for 10-mm uninterrupted RC-limited global on-chip interconnects[J].Journal of Solid-State Circuits,2006,41(1):297-306.[2] SHEIKHAEI S,MIRABBASI S,IVANOV A.A 0.35 μm CMOS comparator circuit for high-speed ADC applications[C]∥International Symposium on Circuits and Systems.Kobe:IEEE Press,2005:6134-6137.[3] FAHMY G A,POKHAREL R K,KANAYA H,et al.A 1.2 V 246 μW CMOS latched comparator with neutralization technique for reducing kickback noise[C]∥IEEE Region 10 Conference.Fukuoka:IEEE Press,2010:1162-1165.DOI:10.1109/TENCON.2010.5686392. [4] 吴笑峰,刘红侠,石立春,等.新型高速低功耗CMOS动态比较器的特性分析[J].中南大学学报(自然科学版),2009,40(5):1354-1359.[5] MIYAHARA M,ASADA Y,PAIK D,et al.A low-noise self-calibrating dynamic comparator for high-speed ADCs[C]∥Asian Solid-State Circuits Conference.Fukuoka:IEEEPress,2008:269-272.[6] JEON H J,KIM Y B.A novel low-power, low-offset, and high-speed CMOS dynamic latched comparator[J].Analog Integrated Circuits and Signal Processing,2012,70(3):337-346.DOI:10.1007/s10470-011-9687-5.[7] WONG K L J,YANG C K K.Offset compensation in comparators with minimum input-referred supply noise[J].Journal of Solid-State Circuits,2004,37(5):837-840.DOI:10.1109/JSSC.2004.826317.[8] SCHINKEL D,MENSINK E,KLUMPERINK E,et al.A double-tail latch-type voltage sense amplifier with 18 ps setup+hold time[C]∥International S olid-State Circuits Conference.California:IEEE Press,2007:314-605.[9] NIKOOZADEH A,MURMANN B.An analysis of latch comparator offset due to load capacitor mismatch[J].Transactions on Circuits and Systems Ⅱ: ExpressBriefs,2006,53(12):1398-1402.[10] RAZAVI B,WOOLEY B A.Design techniques for high-speed, high-resolution comparators[J].Journal of Solid-State Circuits,1993,27(12):1916-1926.DOI:10.1109/4.173122.。

高速CMOS锁存比较器的设计
赵海亮;刘诺;周长胜;马勋
【期刊名称】《微计算机信息》
【年(卷),期】2008(024)026
【摘要】本文设计了一款用于△-∑调制器的高增益高速CMOS锁存比较器.在两相互不交叠时钟的控制下,采用四级前置放大器完成对输入信号的采样、放大,高增益提高了比较器的精度并抑制了踢回噪声,采用正反馈的锁存器提高了比较的速度.采用一种新颖的共模反馈电路实现了对输出共模电平的稳定,并采用有效的措施限制了前级放大的差分输出摆幅.设计中采用高速度、传输延时较小的推挽输出,降低了整体功耗.
【总页数】3页(P255-257)
【作者】赵海亮;刘诺;周长胜;马勋
【作者单位】266071,四川,成都,电子科技大,微电子与固体电子学院;266071,四川,成都,电子科技大,微电子与固体电子学院;314000,浙江,嘉兴,中科院微电子所嘉兴电子设计与应用分中心EDA中心;314000,浙江,嘉兴,中科院微电子所嘉兴电子设计与应用分中心EDA中心
【正文语种】中文
【中图分类】TP332.2
【相关文献】
1.一种高速CMOS预放大锁存比较器 [J], 张奉江;张红;张正璠
2.高速低功耗CMOS动态锁存比较器的设计 [J], 李靖坤;杨骁;陈国晏;娄付军;邱伟彬
3.一种高速CMOS预放大锁存比较器 [J], 张奉江;张红;张正番
4.高速CMOS预放大-锁存比较器设计 [J], 宁宁;于奇;王向展;任雪刚;李竞春;唐林;梅丁蕾;杨谟华
5.新型高速低功耗CMOS预放大锁存比较器 [J], 杨赟秀;罗静芳;宁宁;于奇;王向展;刘源;吴霜毅;杨谟华
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