数电课程项目-下降沿触发的JK-FF组成四位同步加计数器

《四位异步二进制加法计数器》实验报告0实验人姓名：杨令0专业班级：电子１２０４0班内序号：５0美国德州仪器半导体技术上海（有限）公司0西安电子科技大学MSP430单片机联合实验室0实验日期：２０１２年１０月２５日实验报告提交日期：２０１２年１１月１日0一、实验目的01．加深理解四位异步二进制加法计数器的工作原理及电路组成。

2．学会正确使用T触发器。

0二、实验内容0１、计数器简介0计数器是最常用的时序电路之一，可用来计数、分频、定时、产生节拍脉冲以及其他时序信号。

但计数器分类有很多，有同步计数器和异步计数器、加计数器、减计数器和可逆计数器、二进制计数器、BCD码计数器、循环码计数器。

本次设计的是四位异步二进制加法计数器。

0２、实验接线图、测试步骤及结果0（１）四位异步二进制计数器逻辑图如上，它由4个T触发器组成。

计数脉冲CP加至时钟脉冲输入端，每输入一个计数脉冲，U1将翻转一次。

U2、U3和U4都以前级触发器的/Q端输出作为触发信号，当Q0端由1变成0时，即/Q0由0变成1时,U1翻转,其余类推。

/R 端是用来清零端,只能全部置0,/S端是用来置1端,只能全部置1。

（２）四位二进制异步加法计数器的实现：首先是将每个T触发器的/Q端与D端相连，构成T触发器，然后按照先前的构思连接电路，加法计数器的计数脉冲输入端为CP，全部清0端为/R，全部置1端为/S，输出端由低位到高为分别为Q0、Q1、Q2、Q3。

0三、思考与总结01、功能特点：利用触发器的翻转功能，异步二进制计数器可以实现加法或减法计数，记录结果用若干位十进制数表示，N位计数器可实现0到（2N－1）个CP脉冲的计数。

02、结构特点：高位触发器的时钟脉冲CP由低位触发器的输出Q或Q提供。

03、工作原理：异步二进制加法计数器的工作特点是：高位触发器在低一位触发器的输出信号Q出现下降沿的时候翻转；异步二进制减法计数器的工作特点是：高位触发器在低一位触发器的输出信号Q出现下降沿的时候翻转。

题目：四位二进制同步加计数器的Pspice仿真分析
绘制电路原理图如下图所示：
激励源的设置如下：
1. 时钟信号源DSTM1（在source.slb符号库中）的属性设置如下：（属性可根据需要进行自行设置）
2. 第一个JK触发器的输入信号源DSTM2（在source.slb符号库中）的属性设置如下：
3. 清零信号源DSTM3（在source.slb符号库中）的属性设置如下：
仿真分析类型设置如下：
仿真结果如下：
将激励源的属性改为如下所示，仿真结果是什么？进行实验，并对结果进行分析。

思考：
1. 第一个JK触发器的的输入为什么？
2. 每一级计数器的周期是多少？
3. 在时钟信号的下降沿还是上升沿开始计数？
4. 计满多少个数在out上有一个正脉冲出现？
5. Q1、Q2、Q3、Q4分别在什么时候进行翻转？。

1 : 对于JK触发器，输入J＝0，K＝1，CLK脉冲作用后，触发器的次态应为（）。

（2分）A：0B：1C:Q'D：不确定您选择的答案: 正确答案: A知识点：JK触发器的特性为：J=1, K=1时,Q状态为翻转，即Q= Q’2 : 已知Y=A+AB´+A´B,下列结果中正确的是（) （2分）A：Y=AB：Y=BC：Y=A+BD:Y=A´+B´您选择的答案: 正确答案： C知识点:利用公式A+AB´=A和A+A´B=A+B进行化简3 : （1001111）2的等值十进制数是（）（2分）A:97B:15.14C：83D：79您选择的答案: 正确答案: D知识点：把二进制数转换为等值的十进制数，只需将二进制数按多项式展开,然后把所有各项的数值按十进制数相加.4 ：图中为CMOS门电路，其输出为( ）状态（2分）(对于CMOS门电路，输入端接负载时，输入电平不变 )A：高电平B:低电平C：高阻态D:不确定您选择的答案: 正确答案： A知识点：对于CMOS门电路，输入端接负载时，输入电平不变5 ：四选一数据选择器的数据输出Y与数据输入Di和地址码Ai之间的逻辑表达式为Y=（） (2分）A:A1´A0´D0+ A1´A0D1+ A1A0´D2+ A1A0D3B:A1´A0´D0C： A1´A0D1D:A1A0´D2您选择的答案: 正确答案： A知识点：四选一数据选择器的Y= A1´A0´D0+ A1´A0D1+ A1A0´D2+ A1A0D6 ：一个同步时序逻辑电路可用（）三组函数表达式描述（2分）A：最小项之和、最大项之积和最简与或式B:逻辑图、真值表和逻辑式C：输出方程、驱动方程和状态方程D:输出方程、特性方程和状态方程您选择的答案: 正确答案： C知识点：时序逻辑电路的逻辑关系需用三个方程即输出方程、驱动方程及状态方程来描述.7 : (1010。

同步计数器实验报告同步计数器实验报告引言：同步计数器是数字电路中常见的一种组合逻辑电路，用于实现二进制计数功能。

在本次实验中，我们将通过搭建一个4位同步计数器的电路，来探索其工作原理和性能特点。

一、实验目的本次实验的主要目的是：1. 理解同步计数器的基本原理；2. 掌握同步计数器的电路搭建方法；3. 分析同步计数器的性能特点。

二、实验器材和原理1. 实验器材：- 逻辑门集成电路（IC）：我们使用74LS74型D触发器芯片；- 连线和电源：用于搭建电路连接和供电。

2. 原理：同步计数器是由多个触发器构成的，每个触发器的输出与下一个触发器的时钟输入相连。

当时钟信号触发时，触发器将根据输入信号的状态进行状态转移。

当所有的触发器都完成状态转移后，计数器的输出就会自动递增。

三、实验步骤1. 搭建电路：根据74LS74芯片的引脚功能，将两个芯片按照级联的方式连接起来。

将两个芯片的VCC引脚连接到正电源，GND引脚连接到地线。

将一个芯片的时钟输入引脚连接到一个外部时钟信号源，同时将该芯片的Q输出引脚连接到另一个芯片的时钟输入引脚。

2. 观察实验现象：接通电源后，我们可以观察到计数器的输出从0000开始递增，直到1111，然后再从0000开始重新计数。

这是因为我们使用的是4位计数器，最大计数为15（二进制1111），当计数达到最大值时，计数器会自动清零并重新开始计数。

四、实验结果与分析通过实验，我们可以得出以下结论：1. 同步计数器能够实现二进制计数功能，且能够自动清零并重新计数；2. 通过增加触发器的数量，我们可以扩展计数器的位数，实现更大范围的计数；3. 同步计数器的计数速度受到外部时钟信号的影响，时钟信号越快，计数速度越快；4. 由于同步计数器是由多个触发器级联构成的，其输出在计数过程中可能会出现一定的延迟，需要注意信号的传输时间。

五、实验总结本次实验通过搭建同步计数器电路，我们深入了解了同步计数器的原理和性能特点。

应用十四进制同步减法计数器设计数字电子的设计方案1数字电子设计部分1.1课程设计的目的1.加深对教材的理解和思考，并通过实验设计、验证正是理论的正确性。

2.学习自行设计一定难度并有用途的计数器、加法器、寄存器等。

3.检测自己的数字电子技术掌握能力。

1.2设计的总体框图下图为同步二进制加法计数器示意框图CP然进制同歩减法计图1.2.11.3设计过程十四进制同步减法计数器，无效态为：0001, 0010①根据题意可画出该计数器状态图：1111 —1110—1101 —1100—1011 —1010 —10010000 J 0011J 0100J 0101J 0110J 0111 ・1000②选择触发器，求时钟方程，画出卡诺图。

触发器：JK 边沿触发器四个 时钟方程：由于是同步计数器，故 CR=CR=CP= CP 3=CP卡诺图如下：十四进制同步减法计数器次态和输出卡诺图\QiQo\ 00 01 11 10图 1.3.2n 11.1 . 1 次态Q 3的卡诺图\QSQ3\ 00 01 11 10a. b. c图133图 1.3.4n 11.1. 2 次态Q 的卡诺图2n 11.1.3 次态Q 的卡诺图Q5Q3QaQ" co1X 0 X1110 卢丸111 1 丿011100 01 11 101.1. 4n 1次态Q的卡诺图001X0X10011001100100011110 011110n图136③根据卡诺图写出状态方程、输出方程:状态方程:r Q二歹迁©+©$更a才心:+科的:④求驱动方程：JK触发器特性方程为：Q n 1 JQ n KQ n由此可以得出驱动方程：⑤检查电路能否自启动：将无效态(0001, 0010)代入状态方程、输出方程进行计算,得:,结果，均为有效态，故能自启动，其状态图为:im-*iiicr*iioo-*ioi i-*i010 -*1001t 1 I 0000^0011^0100^0101^-0110^0111*-1000 ------------ 0001⑥下图为十四进制减法计数器（无效态：0001, 0010）的时序图cp 2irLrLrLrLrLrLrLrLrLrLrLrLrLrLrL1.4序列检测器设计的总体框图下图为序列信号发生器的设计总体框图CP ----- * 序列检测器------------ C1.5序列检测器的设计过程1.检测序列1110,画出状态图如下:0/0I/O----- ►01图1.5.12.选择触发器，求时钟方程。

3)按计数增减分:加法计数器,减法计数器,加/减法计数器.7.3.1 异步计数器一,异步二进制计数器1,异步二进制加法计数器分析图7.3.1 由JK触发器组成的4位异步二进制加法计数器.分析方法:由逻辑图到波形图(所有JK触发器均构成为T/ 触发器的形式,且后一级触发器的时钟脉冲是前一级触发器的输出Q),再由波形图到状态表,进而分析出其逻辑功能.2,异步二进制减法计数器减法运算规则:0000-1时,可视为(1)0000-1=1111;1111-1=1110,其余类推.注:74LS163的引脚排列和74LS161相同,不同之处是74LS163采用同步清零方式.(2)CT74LS161的逻辑功能①=0时异步清零.C0=0②=1,=0时同步并行置数.③==1且CPT=CPP=1时,按照4位自然二进制码进行同步二进制计数.④==1且CPT·CPP=0时,计数器状态保持不变.4,反馈置数法获得N进制计数器方法如下:·写出状态SN-1的二进制代码.·求归零逻辑,即求置数控制端的逻辑表达式.·画连线图.(集成计数器中,清零,置数均采用同步方式的有74LS163;均采用异步方式的有74LS193,74LS197,74LS192;清零采用异步方式,置数采用同步方式的有74LS161,74LS160;有的只具有异步清零功能,如CC4520,74LS190,74LS191;74LS90则具有异步清零和异步置9功能.等等)试用CT74LS161构成模小于16的N进制计数器5,同步二进制加/减计数器二,同步十进制加法计数器8421BCD码同步十进制加法计数器电路分析三,集成同计数器1,集成十进制同步加法计数器CT74LS160(1)CT74LS160的引脚排列和逻辑功能示意图图7.3.3 CT74LS160的引脚排列图和逻辑功能示意图(2)CT74LS160的逻辑功能①=0时异步清零.C0=0②=1,=0时同步并行置数.③==1且CPT=CPP=1时,按照BCD码进行同步十进制计数.④==1且CPT·CPP=0时,计数器状态保持不变.2.集成十进制同步加/减计数器CT74LS190其逻辑功能示意图如教材图7.3.15所示.功能如教材表7.3.10所示.集成计数器小结:集成十进制同步加法计数器74160,74162的引脚排列图,逻辑功能示意图与74161,74163相同,不同的是,74160和74162是十进制同步加法计数器,而74161和74163是4位二进制(16进制)同步加法计数器.此外,74160和74162的区别是,74160采用的是异步清零方式,而74162采用的是同步清零方式.74190是单时钟集成十进制同步可逆计数器,其引脚排列图和逻辑功能示意图与74191相同.74192是双时钟集成十进制同步可逆计数器,其引脚排列图和逻辑功能示意图与74193相同.7.3.3 利用计数器的级联获得大容量N进制计数器计数器的级联是将多个计数器串接起来,以获得计数容量更大的N进制计数器. 1,异步计数器一般没有专门的进位信号输出端,通常可以用本级的高位输出信号驱动下一级计数器计数,即采用串行进位方式来扩展容量.举例:74LS290(1)100进制计数器(2)64进制计数器2,同步计数器有进位或借位输出端,可以选择合适的进位或借位输出信号来驱动下一级计数器计数.同步计数器级联的方式有两种,一种级间采用串行进位方式,即异步方式,这种方式是将低位计数器的进位输出直接作为高位计数器的时钟脉冲,异步方式的速度较慢.另一种级间采用并行进位方式,即同步方式,这种方式一般是把各计数器的CP端连在一起接统一的时钟脉冲,而低位计数器的进位输出送高位计数器的计数控制端.举例:74161(1)60进制(2)12位二进制计数器(慢速计数方式)12位二进制计数器(快速计数方式)7.4 寄存器和移位寄存器寄存器是由具有存储功能的触发器组合起来构成的.一个触发器可以存储1位二进制代码,存放n位二进制代码的寄存器,需用n个触发器来构成.按照功能的不同,可将寄存器分为基本寄存器和移位寄存器两大类.基本寄存器只能并行送入数据,需要时也只能并行输出.移位寄存器中的数据可以在移位脉冲作用下依次逐位右移或左移,数据既可以并行输入,并行输出,也可以串行输入,串行输出,还可以并行输入,串行输出,串行输入,并行输出,十分灵活,用途也很广.7.4.1 基本寄存器概念:在数字电路中,用来存放二进制数据或代码的电路称为寄存器.1,单拍工作方式基本寄存器无论寄存器中原来的内容是什么,只要送数控制时钟脉冲CP上升沿到来,加在并行数据输入端的数据D0～D3,就立即被送入进寄存器中,即有:2.双拍工作方式基本寄存器(1)清零.CR=0,异步清零.即有:(2)送数.CR=1时,CP上升沿送数.即有:(3)保持.在CR=1,CP上升沿以外时间,寄存器内容将保持不变.7.4.2 移位寄存器1.单向移位寄存器四位右移寄存器:时钟方程:驱动方程:状态方程:右移位寄存器的状态表:输入现态次态说明Di CP1 ↑1 ↑1 ↑1 ↑0 0 0 01 0 0 01 1 0 01 1 1 01 0 0 01 1 0 01 1 1 01 1 1 1连续输入4个1单向移位寄存器具有以下主要特点:单向移位寄存器中的数码,在CP脉冲操作下,可以依次右移或左移.n位单向移位寄存器可以寄存n位二进制代码.n个CP脉冲即可完成串行输入工作,此后可从Q0～Qn-1端获得并行的n位二进制数码,再用n个CP脉冲又可实现串行输出操作.若串行输入端状态为0,则n个CP脉冲后,寄存器便被清零.2.双向移位寄存器M=0时右移 M=1时左移3.集成双向移位寄存器74LS194CT74LS194的引脚排列图和逻辑功能示意图:CT74LS194的功能表:工作状态0 × × ×1 0 0 ×1 0 1 ↑1 1 0 ↑1 1 1 ×异步清零保持右移左移并行输入7.4.3 移位寄存器的应用一,环形计数器1,环形计数器是将单向移位寄存器的串行输入端和串行输出端相连, 构成一个闭合的环.结构特点:,即将FFn-1的输出Qn-1接到FF0的输入端D0.工作原理:根据起始状态设置的不同,在输入计数脉冲CP的作用下,环形计数器的有效状态可以循环移位一个1,也可以循环移位一个0.即当连续输入CP脉冲时,环形计数器中各个触发器的Q端或端,将轮流地出现矩形脉冲.实现环形计数器时,必须设置适当的初态,且输出Q3Q2Q1Q0端初始状态不能完全一致(即不能全为"1"或"0"),这样电路才能实现计数, 环形计数器的进制数N与移位寄存器内的触发器个数n相等,即N=n2,能自启动的4位环形计数器状态图:由74LS194构成的能自启动的4位环形计数器时序图二,扭环形计数器1,扭环形计数器是将单向移位寄存器的串行输入端和串行反相输出端相连,构成一个闭合的环.实现扭环形计数器时,不必设置初态.扭环形计数器的进制数N与移位寄存器内的触发器个数n满足N=2n的关系结构特点为:,即将FFn-1的输出接到FF0的输入端D0.状态图:2,能自启动的4位扭环形计数器7.4.4 顺序脉冲发生器在数字电路中,能按一定时间,一定顺序轮流输出脉冲波形的电路称为顺序脉冲发生器.顺序脉冲发生器也称脉冲分配器或节拍脉冲发生器,一般由计数器(包括移位寄存器型计数器)和译码器组成.作为时间基准的计数脉冲由计数器的输入端送入,译码器即将计数器状态译成输出端上的顺序脉冲,使输出端上的状态按一定时间,一定顺序轮流为1,或者轮流为0.前面介绍过的环形计数器的输出就是顺序脉冲,故可不加译码电路即可直接作为顺序脉冲发生器.一,计数器型顺序脉冲发生器计数器型顺序脉冲发生器一般用按自然态序计数的二进制计数器和译码器构成. 举例:用集成计数器74LS163和集成3线-8线译码器74LS138构成的8输出顺序脉冲发生器.二,移位型顺序脉冲发生器◎移位型顺序脉冲发生器由移位寄存器型计数器加译码电路构成.其中环形计数器的输出就是顺序脉冲,故可不加译码电路就可直接作为顺序脉冲发生器.◎时序图:◎由CT74LS194构成的顺序脉冲发生器见教材P233的图7.4.6和图7.4.7计数器是一种应用十分广泛的时序电路,除用于计数,分频外,还广泛用于数字测量,运算和控制,从小型数字仪表,到大型数字电子计算机,几乎无所不在,是任何现代数字系统中不可缺少的组成部分.计数器可利用触发器和门电路构成.但在实际工作中,主要是利用集成计数器来构成.在用集成计数器构成N进制计数器时,需要利用清零端或置数控制端,让电路跳过某些状态来获得N进制计数器.寄存器是用来存放二进制数据或代码的电路,是一种基本时序电路.任何现代数字系统都必须把需要处理的数据和代码先寄存起来,以便随时取用.寄存器分为基本寄存器和移位寄存器两大类.基本寄存器的数据只能并行输入,并行输出.移位寄存器中的数据可以在移位脉冲作用下依次逐位右移或左移,数据可以并行输入,并行输出,串行输入,串行输出,并行输入,串行输出,串行输入,并行输出.寄存器的应用很广,特别是移位寄存器,不仅可将串行数码转换成并行数码,或将并行数码转换成串行数码,还可以很方便地构成移位寄存器型计数器和顺序脉冲发生器等电路.在数控装置和数字计算机中,往往需要机器按照人们事先规定的顺序进行运算或操作,这就要求机器的控制部分不仅能正确地发出各种控制信号,而且要求这些控制信号在时间上有一定的先后顺序.通常采取的方法是,用一个顺序脉冲发生器来产生时间上有先后顺序的脉冲,以控制系统各部分协调地工作.顺序脉冲发生器分计数型和移位型两类.计数型顺序脉冲发生器状态利用率高,但由于每次CP信号到来时,可能有两个或两个以上的触发器翻转,因此会产生竞争冒险,需要采取措施消除.移位型顺序脉冲发生器没有竞争冒险问题,但状态利用率低.由JK触发器组成的4位异步二进制减法计数器的工作情况分析略.二,异步十进制加法计数器由JK触发器组成的异步十进制加法计数器的由来:在4位异步二进制加法计数器的基础上经过适当修改获得.有效状态:0000——1001十个状态;无效状态:1010～1111六个状态.三,集成异步计数器CT74LS290为了达到多功能的目的,中规模异步计数器往往采用组合式的结构,即由两个独立的计数来构成整个的计数器芯片.如:74LS90(290):由模2和模5的计数器组成;74LS92 :由模2和模6的计数器组成;74LS93 :由模2和模8的计数器组成.1.CT74LS290的情况如下.(1)电路结构框图和逻辑功能示意图(2)逻辑功能如下表7.3.1所示.注:5421码十进制计数时,从高位到低位的输出为.2,利用反馈归零法获得N(任意正整数)进制计数器方法如下:(1)写出状态SN的二进制代码.(2)求归零逻辑(写出反馈归零函数),即求异步清零端(或置数控制端)信号的逻辑表达式.(3)画连线图.举例:试用CT74LS290构成模小于十的N进制计数器.CT74LS290则具有异步清零和异步置9功能.讲解教材P215的[例7.3.1].注:CT74LS90的功能与CT74LS290基本相同.7.3.2 同步计数器一,同步二进制计数器1.同步二进制加法计数器2,同步二进制减法计数器3,集成同步二进制计数器CT74LS161(1)CT74LS161的引脚排列和逻辑功能示意图注:74LS163的引脚排列和74LS161相同,不同之处是74LS163采用同步清零方式.(2)CT74LS161的逻辑功能①=0时异步清零.C0=0②=1,=0时同步并行置数.③==1且CPT=CPP=1时,按照4位自然二进制码进行同步二进制计数.④==1且CPT·CPP=0时,计数器状态保持不变.4,反馈置数法获得N进制计数器方法如下:·写出状态SN-1的二进制代码.·求归零逻辑,即求置数控制端的逻辑表达式.·画连线图.(集成计数器中,清零,置数均采用同步方式的有74LS163;均采用异步方式的有74LS193,74LS197,74LS192;清零采用异步方式,置数采用同步方式的有74LS161,74LS160;有的只具有异步清零功能,如CC4520,74LS190,74LS191;74LS90则具有异步清零和异步置9功能.等等)试用CT74LS161构成模小于16的N进制计数器5,同步二进制加/减计数器二,同步十进制加法计数器8421BCD码同步十进制加法计数器电路分析三,集成同计数器1,集成十进制同步加法计数器CT74LS160(1)CT74LS160的引脚排列和逻辑功能示意图图7.3.3 CT74LS160的引脚排列图和逻辑功能示意图(2)CT74LS160的逻辑功能①=0时异步清零.C0=0②=1,=0时同步并行置数.③==1且CPT=CPP=1时,按照BCD码进行同步十进制计数.④==1且CPT·CPP=0时,计数器状态保持不变.2.集成十进制同步加/减计数器CT74LS190其逻辑功能示意图如教材图7.3.15所示.功能如教材表7.3.10所示.集成计数器小结:集成十进制同步加法计数器74160,74162的引脚排列图,逻辑功能示意图与74161,74163相同,不同的是,74160和74162是十进制同步加法计数器,而74161和74163是4位二进制(16进制)同步加法计数器.此外,74160和74162的区别是,74160采用的是异步清零方式,而74162采用的是同步清零方式.74190是单时钟集成十进制同步可逆计数器,其引脚排列图和逻辑功能示意图与74191相同.74192是双时钟集成十进制同步可逆计数器,其引脚排列图和逻辑功能示意图与74193相同.7.3.3 利用计数器的级联获得大容量N进制计数器计数器的级联是将多个计数器串接起来,以获得计数容量更大的N进制计数器. 1,异步计数器一般没有专门的进位信号输出端,通常可以用本级的高位输出信号驱动下一级计数器计数,即采用串行进位方式来扩展容量.举例:74LS290(1)100进制计数器(2)64进制计数器2,同步计数器有进位或借位输出端,可以选择合适的进位或借位输出信号来驱动下一级计数器计数.同步计数器级联的方式有两种,一种级间采用串行进位方式,即异步方式,这种方式是将低位计数器的进位输出直接作为高位计数器的时钟脉冲,异步方式的速度较慢.另一种级间采用并行进位方式,即同步方式,这种方式一般是把各计数器的CP端连在一起接统一的时钟脉冲,而低位计数器的进位输出送高位计数器的计数控制端.举例:74161(1)60进制(2)12位二进制计数器(慢速计数方式)12位二进制计数器(快速计数方式)7.4 寄存器和移位寄存器寄存器是由具有存储功能的触发器组合起来构成的.一个触发器可以存储1位二进制代码,存放n位二进制代码的寄存器,需用n个触发器来构成.按照功能的不同,可将寄存器分为基本寄存器和移位寄存器两大类.基本寄存器只能并行送入数据,需要时也只能并行输出.移位寄存器中的数据可以在移位脉冲作用下依次逐位右移或左移,数据既可以并行输入,并行输出,也可以串行输入,串行输出,还可以并行输入,串行输出,串行输入,并行输出,十分灵活,用途也很广.7.4.1 基本寄存器概念:在数字电路中,用来存放二进制数据或代码的电路称为寄存器.1,单拍工作方式基本寄存器无论寄存器中原来的内容是什么,只要送数控制时钟脉冲CP上升沿到来,加在并行数据输入端的数据D0～D3,就立即被送入进寄存器中,即有:2.双拍工作方式基本寄存器(1)清零.CR=0,异步清零.即有:(2)送数.CR=1时,CP上升沿送数.即有:(3)保持.在CR=1,CP上升沿以外时间,寄存器内容将保持不变.7.4.2 移位寄存器1.单向移位寄存器四位右移寄存器:时钟方程:驱动方程:状态方程:右移位寄存器的状态表:输入现态次态说明Di CP1 ↑1 ↑1 ↑1 ↑0 0 0 01 0 0 01 1 0 01 1 1 01 0 0 01 1 0 01 1 1 01 1 1 1连续输入4个1单向移位寄存器具有以下主要特点:单向移位寄存器中的数码,在CP脉冲操作下,可以依次右移或左移.n位单向移位寄存器可以寄存n位二进制代码.n个CP脉冲即可完成串行输入工作,此后可从Q0～Qn-1端获得并行的n位二进制数码,再用n个CP脉冲又可实现串行输出操作.若串行输入端状态为0,则n个CP脉冲后,寄存器便被清零.2.双向移位寄存器M=0时右移 M=1时左移3.集成双向移位寄存器74LS194CT74LS194的引脚排列图和逻辑功能示意图:CT74LS194的功能表:工作状态0 × × ×1 0 0 ×1 0 1 ↑1 1 0 ↑1 1 1 ×异步清零保持右移左移并行输入7.4.3 移位寄存器的应用一,环形计数器1,环形计数器是将单向移位寄存器的串行输入端和串行输出端相连, 构成一个闭合的环.结构特点:,即将FFn-1的输出Qn-1接到FF0的输入端D0.工作原理:根据起始状态设置的不同,在输入计数脉冲CP的作用下,环形计数器的有效状态可以循环移位一个1,也可以循环移位一个0.即当连续输入CP脉冲时,环形计数器中各个触发器的Q端或端,将轮流地出现矩形脉冲.实现环形计数器时,必须设置适当的初态,且输出Q3Q2Q1Q0端初始状态不能完全一致(即不能全为"1"或"0"),这样电路才能实现计数, 环形计数器的进制数N与移位寄存器内的触发器个数n相等,即N=n2,能自启动的4位环形计数器状态图:由74LS194构成的能自启动的4位环形计数器时序图二,扭环形计数器1,扭环形计数器是将单向移位寄存器的串行输入端和串行反相输出端相连,构成一个闭合的环.实现扭环形计数器时,不必设置初态.扭环形计数器的进制数N与移位寄存器内的触发器个数n满足N=2n的关系结构特点为:,即将FFn-1的输出接到FF0的输入端D0.状态图:2,能自启动的4位扭环形计数器7.4.4 顺序脉冲发生器在数字电路中,能按一定时间,一定顺序轮流输出脉冲波形的电路称为顺序脉冲发生器.顺序脉冲发生器也称脉冲分配器或节拍脉冲发生器,一般由计数器(包括移位寄存器型计数器)和译码器组成.作为时间基准的计数脉冲由计数器的输入端送入,译码器即将计数器状态译成输出端上的顺序脉冲,使输出端上的状态按一定时间,一定顺序轮流为1,或者轮流为0.前面介绍过的环形计数器的输出就是顺序脉冲,故可不加译码电路即可直接作为顺序脉冲发生器.一,计数器型顺序脉冲发生器计数器型顺序脉冲发生器一般用按自然态序计数的二进制计数器和译码器构成. 举例:用集成计数器74LS163和集成3线-8线译码器74LS138构成的8输出顺序脉冲发生器.二,移位型顺序脉冲发生器◎移位型顺序脉冲发生器由移位寄存器型计数器加译码电路构成.其中环形计数器的输出就是顺序脉冲,故可不加译码电路就可直接作为顺序脉冲发生器.◎时序图:◎由CT74LS194构成的顺序脉冲发生器.。

1一、实验目的：学习时序电路的设计、仿真和硬件测试，进一步熟悉VHDL技术。

二、原理说明：图2.1是一含计数使能、异步复位和计数值并行预置功能4位加法计数器，例2.1是其VHDL描述。

由图2-1所示，4位锁存器；rst是异步清0信号，高电平有效；clk是锁存信号；D[3..0]是4位数据输入端。

ENA是使能信号，当ENA为'1'时，多路选择器将加1器的输出值加载于锁存器的数据端；当ENA为'0'时将"0000"加载于锁存器。

三、实验内容：1. 建CNT4B的工程(project)在QUARTUSII软件下创建一工程，工程名为CNT4B，芯片名为EP1C3T144，选择FPGA目标器件，根据DE2的平台情况，选择cyclone II系列的EP2C35F672C6,注意工程路径不要放到安装路径；2. 设计half_adder的VHDL模块新建VHDL语言文件，输入如下半加器VHDL语言源程序，并存盘为CNT4B.vhd；LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY CNT4B ISPORT (CLK : IN STD_LOGIC;RST : IN STD_LOGIC;ENA : IN STD_LOGIC;CLK_1,RST_1,ENA_1 : OUT STD_LOGIC; --for the test OUTY : OUT STD_LOGIC_VECTOR(3 DOWNTO 0);COUT : OUT STD_LOGIC);END CNT4B;ARCHITECTURE behav OF CNT4B ISSIGNAL CQI : STD_LOGIC_VECTOR(3 DOWNTO 0);BEGINPROCESS ( CLK, RST, ENA)BEGINIF RST = '0' THENCQI <= "0000" ;OUTY <= "0000" ;COUT <='0' ;ELSIF CLK'EVENT AND CLK = '1' THENIF ENA = '1' THEN CQI <= CQI + 1;COUT <= CQI(0) AND CQI(1) AND CQI(2) AND CQI(3); END IF;END IF;OUTY <= CQI ;END PROCESS P_REG1 ;CLK_1 <= CLK;RST_1 <= RST;ENA_1 <= ENA;END behav;3. 编辑测试用波形文件4. 进行仿真（1）设置仿真器进行功能仿真:（2）设置仿真器进行时序仿真:5. 锁引脚（1）由assignments->assignment editor,打开引脚锁定对话框，按下表进行锁定（2）锁好引脚，进行全编译（compile），重新布局布线，时序仿真6. 下载。

异步二进制计数器电路组成及案例说明（1）异步二进制加法计数器图8.44是用四个主从JK触发器组成的四位二进制加法计数器逻辑图。

图8.44 JK触发器组成的异步二进制四位加法计数器图中各触发器的J端和K端都悬空，相当于置1，由JK触发器的真值表知，只要有时钟信号输入，触发器的状态一定发生翻转。

图中低位触发器的Q接至高位触发器的C1端，当低位触发器由1态变为0态时，Q就输出一个下降沿信号，这个信号正好作为进位输出。

R加入负脉冲，使计数器清0。

当计数脉计数器在工作之前，一般通过各触发器的置零端d冲CP输入后，计数器就从Q3Q2Q1Q0=0000状态开始计数。

当第1个CP脉冲下降沿到达时，FF0由0态变为1态，Q0由0变1，Q1、Q2、Q3因没有触发脉冲输入，均保持0态；当第2个CP脉冲下降沿到达时，FF0由1态变为0态，即Q0由1变0，所产生的脉冲负跳变使FF1随之翻转，Q1由0变1。

但Q1端由0变为1的正跳变无法使FF2翻转，故Q2、Q3均保持0态。

依次类推，每输入1个计数脉冲，FF0翻转一次；每输入2个计数脉冲，FF1翻转一次；每输入15个计数脉冲后，计数器的状态为“1111”。

显然，计数器所累计的输入脉冲数可用下式表示：N=Q3×23+Q2×22+Q1×21+Q0×20第16个脉冲作用后，四个触发器均复位到0态。

从第17个CP脉冲开始，计数器又进入新的计数周期。

可见一个四位二进制计数器共有24=16个状态，所以四位二进制计数器可组成一位十六进制计数器。

由于各触发器的翻转时刻不同，所以这种计数器又称为异步计数器。

各触发器状态的变化及计数情况见表8.10所示。

各级触发器的状态可用如图8.45所示的波形图表示。

由图示波形可以看出，每个触发器状态波形的频率为其相邻低位触发器状态波形频率的二分之一，即对输入脉冲进行二分频。

所以，相对于计数输入脉冲而言，FF0、FF1、FF2、FF3的输出脉冲分别是二分频、四分频、八分频、十六频，由此可见N位二进制计数器具有2N分频功能，可作分频器使用。

长沙学院课程设计说明书题目同步五进制加法计数器系(部) 电子与通信工程专业(班级) 电气工程及其自动化姓名黄明发学号***********指导教师瞿瞾起止日期 5.21-5.25数字电子技术课程设计任务书(5)系（部）：电子与通信工程系专业：电气工程及其自动化指导教师：瞿曌长沙学院课程设计鉴定表目录课程设计的目的 (4)课程设计内容及要求 (4)课程设计原理 (4)课程设计方案步骤 (4)建立状态图 (5)建立状态表 (5)状态图化简、分配，建立卡诺图 (5)确定状态方程以及激励方程 (5)绘制逻辑图，检查自启动能力 (6)绘制逻辑电路图并仿真 (6)观察时序电路逻辑分析仪，调节频率 (6)课程设计的思考与疑问 (7)课程设计总结 (8)参考文献 (8)其主要目的是通过本课程，培养、启发学生的创造性思维，进一步理解数字系统的概念，掌握小型数字系统的设计方法，掌握小型数字系统的组装和调试技术，掌握查阅有关资料的技能。

课程设计内容及要求设计一个小型数字电子系统——同步五进制加法计数器电路。

试用触发器设计一个同步五进制加法计数器。

应检查是否具有自启动能力。

设置一个复位按钮和一个启动按钮。

采用数码管显示计数器的数值。

课程设计原理计数器对时钟脉冲进行计数，每来一次上升沿时钟脉冲，计数器状态改变一次，每五个时钟脉冲完成一个计数周期。

原理图如A-1示，信号源同时接入三个D 触发器（74LS74N ）的，开关键1J 作为启动按钮和暂停按钮，开关键3J 则作为复位键，即数据清零按钮。

各驱动点210D D D 由三个D 触发器输出端Q 的组合驱动。

nnQ Q 10驱动触发器D0，nnQ Q 10 驱动触发器D1，01Q Q 则驱动触发器D2。

三个触发器的输出端都连接到数码管的接口上，信号源截一开关启动，PR 端接一双键开关用来复位清零。

同步五进制加法计数器图A-1建立状态表无进制计数器共有5个状态，需要3个触发器构成，按照状态图，写出加法计数器的状态表，如图加法计数器状态表A-3状态图化简、分配，建立卡诺图D2的卡诺图B-3确定状态方程以及激励方程nn Q Q D 100==1+n Q …………………………①)(101nnQ Q D ⊕==11+n Q ……………………②nn Q Q D 012==12+n Q …………………………③绘制逻辑图，检查自启动能力三个触发器有823=种情况，那么检验5、6、7是否能进入自启动的循环状态图中，将5、6、7的BCD 码带入激励方程中，看能否进入循环圈内，分析如下：5——101 代入方程 Q0=0 Q1=1 Q2=0 那么上升沿脉冲后为 010 6——110 代入方程 Q0=0 Q1=1 Q2=0 那么上升沿脉冲后为 010 7——111代入方程Q0=0Q1=0Q2=1那么上升沿脉冲后为 100由此可知，此计数器具有自启动功能，所以可以绘制逻辑电路图了；若是，代入激励方程后，不能进入循环状态图中，那么就得改变卡诺图中，取任意状态的5、6、7的状态值，重新书写激励方程，知道能够自启动为止。

数字电路课程设计报告姓名：***学号：**********设计项目名称：基于JK触发器的四人抢答器指导老师：***一.电路设计要求：实现的功能：本电路是基于JK触发器的四人抢答器，现将其功能简述如下：主持人将space开关由低电平（接地端）搬到高电平，将高电平信号送入四个JK触发器的异步清零端（低电平有效），电路进入抢答状态。

A选手率先按下A开关，A指示灯亮，A选手获得抢答权。

此后，其他选手再按下抢答器，其指示灯也不亮。

之后，主持人将space 开关搬到低电平，电路异步清零，A灯灭，进入下一轮抢答。

二．设计说明：开始时，ABCD四盏指示灯均不亮（低电平），即四个JK触发器的输出均为低电平。

这四个低电平信号进入四路或非门（4002BD_5V），输出高电平（或非门全低则高），并将此高电平信号输入四个与非门（U6A,U7B,U8C,U9D,型号均为74LS03N）的一个输入端。

然后，主持人将space开关由低电平（接地端）搬到高电平（10V 的Vcc），此高电平信号进入四个JK触发器的异步清零端（低电平有效），电路进入抢答状态。

A选手率先按下开关A，将高电平（10V的Vcc）接入与非门U6A的一个输入端，这样，U6A的两个输入端由一高一低变成两个高电平，输出由高电平（一低则高）变为低电平（全高则低），此下降沿信号进入下降沿有效的JK触发器U1A的时钟输入端。

Q*=JQ’+K’Q。

而输入端J和K均接入高电平，故有Q*=1Q’+0Q=Q’,输出端发生翻转，由低电平变为高电平，A灯亮，A选手抢答成功，并将此高电平信号送入四路或非门（4002BD_5V）中，或非门输出低电平（或非门一高则低）。

此低电平信号进入与非门（U6A,U7B,U8C,U9D），与非门的输出一低则高，除A灯已亮不受影响外，其余的选手再按自己的开关时，各自的JK触发器的时钟输入端均被封锁在高电平，无法抢答。

抢答结束后，主持人将space开关接入低电平（接地端），将此信号送入低电平有效地异步清零端，实现异步清零，A灯灭，进入下一轮抢答。