电子线路基础数字电路实验10 计 数 器

课程综合设计课程名称：《数字电路实验》实验名称：《光电计数器》学院：应用科技学院专业：电子信息工程年级：2012级学号：____________姓名：____________设计意义及实现功能:工厂生产线或某些设备上（如打印机）常装有自动计数器，以便计算产量或为生产过程自动化合计算机管理系统提供数据，计数器种类很多，光电计数器是常见的一种。

设计并制作一个光电计数器，要求如下：（1）光源采用聚焦白炽灯，电压为6.3V，自行选择光敏器件。

当有光照到光敏器件上时，计数器不计数，当光照有亮突变到暗的一瞬间，产生一个脉冲沿，对这个脉冲沿进行技术，光照由暗突变到亮不计数。

(2) 计数器范围：00～99。

用两只LED数码管作显示组件，可显示00～99。

（3）定数控制功能：当需要定数时，事先预置一个定数值，显示器同时显示这个定数值。

每光照一次，计数器减“1”，当定数值减至:“00”,发出声、光报警。

（4）当计数器作“累加”功能时，需先清零。

计数器从“00”累加到“99”。

当光照次数大于99次时，发出声，光报警。

实验原理CD4511引脚图及功能CD4511是一个用于驱动共阴极 LED （数码管）显示器的 BCD 码—七段码译码器，特点如下：具有BCD转换、消隐和锁存控制、七段译码及驱动功能的CMOS 电路能提供较大的拉电流。

可直接驱动LED显示器。

器中的字形消隐。

其功能介绍如下：BI：4脚是消隐输入控制端，当BI=0 时，不管其它输入端状态如何，七段数码管均处于熄灭（消隐）状态，不显示数字。

LT：3脚是测试输入端，当BI=1，LT=0 时，译码输出全为1，不管输入DCBA 状态如何，七段均发亮，显示“8”。

它主要用来检测数码管是否损坏。

LE：锁定控制端，当LE=0时，允许译码输出。

LE=1时译码器是锁定保持状态，译码器输出被保持在LE=0时的数值。

A1、A2、A3、A4、为8421BCD码输入端。

a、b、c、d、e、f、g：为译码输出端，输出为高电平1有效。

项目10 数字电路基础学习目标1．知识目标(1) 掌握数字信号与模拟信号的特点。

(2) 熟悉数字电路的特点与分类。

(3) 掌握十进制、二进制、八进制以及十六进制之间的转换。

(4) 掌握一些常用的编码。

(5) 掌握逻辑函数的表示方法及相互间的转化。

(6) 掌握逻辑代数和卡诺图化简方法。

2．技能目标(1) 能识别数字信号与模拟信号。

(2) 能测量调节数字信号的各个参数。

生活提点由于自然界中的各种信号，例如光、电、声、振动、压力、温度等通常表现为在时间和幅度上都是连续的模拟信号，所以传统上对信号的处理大都采用模拟系统(或电路)来实现。

随着人们对信号处理要求的日益提高，以及模拟信号处理中一些不可克服的缺点，对信号的许多处理转而采用数字的方法来进行。

近年来由于大规模集成电路和计算机技术的进步，信号的数字处理技术得到了飞速发展。

数字信号处理系统无论在性能、可靠性、体积、耗电量、成本等诸多方面都比模拟信号处理系统优越得多，使得许多以往采用模拟信号处理的系统越来越多地被数字处理系统所代替，进一步促进了数字信号处理技术的发展，其应用领域包括通信、计算机网络、雷达、自动控制、地球物理、声学、天文、生物医学、消费类电子产品等国民经济的各个部门，已经成为信息产业的核心技术之一。

比如平时用到的手机、MP3、计算机等产品，均是基于数字信号处理基础上的数字化产品，而数显电容计中所用的也均为各种集成数字电路，接下来先来认识一下数字信号。

项目目标：使用信号发生器获取数字信号与模拟信号。

项目要求：通过示波器来检测各数字信号的幅度、周期、脉冲宽度及占空比。

项目提示：图10.1 所示为信号发生器输出的模拟信号及数字信号的波形的示波器截图。

(a) 模拟信号截图(b) 数字信号截图图10.1 数字及模拟信号截图接下来通过信号发生器和示波器测试数字信号。

测试器件清单见表10-1。

表10-1 项目测试器件清单测试步骤如下。

1．将信号发生器的输出端与示波器的输入正确相连。

辽宁师范大学《数字电路》课程设计（09级本科）题目: 定时器1学院：物理与电子技术学院专业：电子信息工程班级：09.3班学号：14级!姓名: 张宁指导教师：赵静邱红张卓2完成日期：2011年10 月27 日一•设计内容及要求10 秒的倒计时定时器，倒计时要求用数码显示，当定时到1秒时，有声音提示，提示声音为0.5秒，当倒计时到0时停止计数二.总体方案设计由设计内容及要求，我设计了一个以NE555构成的多谐振荡电路，来发出一秒间隔的脉冲；用74LS192进行倒计时，通过74LS47连接一个数码显示器；由74LS192发出的高低电平经过逻辑电路变化，连接74LS121来控制蜂鸣器在1秒时响。

三.单元模块设计.1.以NE555构成的多谐振荡器NE555的震荡器在本电路中的周期T=C(R1+R2)=1S 图二冲图三为多谐振荡电路 R1和R2, C 的值确保震荡周期为1 秒，图三的右下角为复位电路，与下一部分一同介绍。

2.倒计时电路图5-1 7 11.SI92的引和扌*列及逻辑符巧<H ）引脚扌非列I%1HI l_d I HL L TUT ?1 Qi 口。

CP (> OPuPOOJQO Qijr1一匕 f3 2 P2 P36Q2 7Q3CPu CPnMRTCu TC D1213L_r —Po “就Fil rial pin1011 —14-图四由74LS192的真值表图四可以看出，若想让元件工作在减计数状态MR PL 非，CPu的值必须分别为0，1，1。

由要求可以看出，192的初始必须是九，所以加了一个复位电路，确保初始值是9.计数器输入端P0,1,2,3对应接高低低高电平。

Q0, Q1,Q2,Q3为计数器输出端接到74LS47上。

NE555的3号管脚与74LS192的4浩管脚相连。

一秒发出一个脉冲，74LS192开始倒计时。

4.逻辑电路逻辑电路的作用在于将74LS192输出为一，即 Q3Q2Q1Q0=0001时输给报警电路一个负脉冲。

数字电子计时器吴东城（常州工学院计算机信息工程学院10计一，江苏常州213002）摘要：该数字电子计时器是用数字电路技术实现时、分、秒计时的装置，具有计时及校时功能。

该数字电子计时器的时间周期为24小时，计时器显示时、分、秒，计时器的时间对应现实生活中的时钟的一秒。

根据日常生活中的观察，数字电子计时器设计成型后供扩展的方面很多——涉及到定时自动报警、按时自动打铃、定时广播、定时启闭路灯等。

因此，与机械式时钟相比具有更高的可视性和精确性，而且无机械装置，具有更长的使用寿命，所以研究数字钟及扩大其应用，有着非常现实和实际的意义。

数字电子计时器是一种典型的数字电路，其中包括了组合逻辑电路和时序电路。

目前，数字钟的功能越来越强，并且有多种专门的大规模集成电路可供选择。

但从知识储备的角度考虑，本设计是以中小规模集成电路设计数字钟的一种方法。

数字钟包括组合逻辑电路和时序电路关键词：计时器；计数器；校时；组合逻辑电路；时序逻辑电路；译码。

0 概述0．1课题的现状：由于该课题应用较为普遍，所以实现方法很多。

基于单片机原理实现，用数字电路实现，用EDA技术实现，还可用F201448技术工艺，当然，还可以通过编程实现。

0.2本课题设计的目的、意义：数字电子计时器是一种用数字电路技术实现时、分、秒计时的装置，与机械式计时器相比具有更高的准确性和直观性，企且无机械装置，具有更长的使用寿命，因此应该得到广泛使用。

本次课程设计的目的，就是为了了解数字电子计时器的原理，从而学会制作数字电子计时器，而且通过计时器的制作机一部了解各种在制作中用到的中小规模集成电路的作用及实用方法，且由于数字电子计时器包括组合逻辑电路和时序逻辑电路，通过它可以进一步学习和掌握两种电路的原理与使用方法。

0.3课题内容、要求、达到的性能指标：（1）根据计时器的方框图和指定器件，完成计时器的主体电路设计及实验；（2）利用异步时序电路的方法，设计一个24进制的时空电路，要求当计数器运行到23时59分59秒是，秒个位计数器在接受一个秒脉冲信号后，计数器自动显示为00时00分00秒，完成进制的计时要求；（3）具有校时、分、秒；（4）在实验板上安装、调试出课题所要求的计时器；（5）画出逻辑电路图，时序图，并写出报告。

实验三集成计数器实验报告
一、实验目的和要求
1、学会用触发器构成计数器。

2、熟悉集成计数器。

3、掌握集成计数器的基本功能。

二、实验原理
计数器是数字系统中用的较多的基本逻辑器件，它的基本功能是统计时钟脉冲的个数，即实现计数操作，它也可用与分频、定时、产生节拍脉冲和脉冲序列等。

例如，计算机中的时序发生器、分频器、指令计数器等都要使用计数器。

计数器的种类很多。

按构成计数器中的各触发器是否使用一个时钟脉冲源来分，可分为同步计数器和异步计数器；按进位体制的不同，可分为二进制计数器、十进制计数器和任意进制计数器；按计数过程中数字增减趋势的不同，可分为加法计数器、减法计数器和可逆计数器；还有可预置数等等。

1、用D触发器构成异步二进制加法/减法计数器
图5-1 3位二进制异步加法器
如上图5-1所示，是由3个上升沿触发的D触发器组成的3位二进制
异步加法器。

图中各个触发器的反相输出端与该触发器的D输入端相连，就把D触发器转换成为计数型触发器T。

将上图加以少许改变后，即将低位触发器的Q端与高一位的CP端相连，就得到3位二进制异步减法器，如下所示：
图5-2 3位二进制异步减法器
2、异步集成计数器74LS90
74LS90为中规模TTL集成计数器，可实现二分频、五分频和十分频等功能，它由一个二进制计数器和一个五进制计数器构成。

其引脚排列图和功能表如下所示：
图5-3 74LS90的引脚排列图。

辽宁师范大学《数字电路》课程设计（09级本科）题目：定时器1 学院：物理与电子技术学院专业：电子信息工程班级：班级学号： 14 姓名：张宁指导教师：赵静邱红张卓完成日期：2011 年 10 月 27 日一．设计内容及要求10秒的倒计时定时器，倒计时要求用数码显示，当定时到1秒时，有声音提示，提示声音为秒，当倒计时到0时停止计数二．总体方案设计由设计内容及要求，我设计了一个以NE555构成的多谐振荡电路，来发出一秒间隔的脉冲；用74LS192进行倒计时，通过74LS47连接一个数码显示器；由74LS192发出的高低电平经过逻辑电路变化，连接74LS121来控制蜂鸣器在1秒时响。

三．单元模块设计.1.以NE555构成的多谐振荡器图1 图二NE555的震荡器在本电路中的周期T=C(R1+R2)=1S图三。

图三为多谐振荡电路R1和R2，C的值确保震荡周期为1秒，图三的右下角为复位电路，与下一部分一同介绍。

2.倒计时电路图四图五由74LS192的真值表图四可以看出，若想让元件工作在减计数状态MR，PL非，CPu的值必须分别为0，1，1。

由要求可以看出，192的初始必须是九，所以加了一个复位电路，确保初始值是9.计数器输入端P0,1,2,3对应接高低低高电平。

Q0，Q1,Q2,Q3为计数器输出端接到74LS47上。

NE555的3号管脚与74LS192的4浩管脚相连。

一秒发出一个脉冲，74LS192开始倒计时。

图六4.逻辑电路逻辑电路的作用在于将74LS192输出为一，即Q3Q2Q1Q0=0001时输给报警电路一个负脉冲。

图七图八图九图九管脚功能描述:管脚3（A1）、4（A2）是负边沿触发的输入端；管脚5（B）是同相施密特触发器的输入端，对于慢变化的边沿也有效；管脚10（C ext）和管脚11（R ext/C ext）接外部电容（C x），电容范围在10pF～10μF之间；管脚9（R int）一般与管脚14（V CC，接＋5V）相连接；如果管脚11为外部定时电阻端时，应该将管脚9开路，把外接电阻（R x）接在管脚11和管脚14之间，电阻的范围在2～40kΩ之间。

南京理工大学电子电工综合实验（Ⅱ）--数字计时器实验报告专业：通信工程班级：9141042202姓名：许雪婷学号：9141133702082016年09月目录一、实验目的、要求及内容；二、器件引脚图及功能表；三、各单元电路的原理、设计方法及逻辑图；四、数字计时器电路引脚接线图；一、 实验目的、要求及内容1.实验目的① 掌握常见集成电路实现单元电路的设计过程。

② 了解各单元再次组合新单元的方法。

2.实验要求实现00’00”—59’59”的可整点报时的数字计时器。

3.实验内容① 设计实现信号源的单元电路。

（KHz F Hz F Hz F Hz F 14,5003,22,11≈≈≈≈） ② 设计实现00’00”—59’59”计时器单元电路。

③ 设计实现快速校分单元电路。

含防抖动电路（开关k1,频率F2,校分时秒计时器停止）。

④ 加入任意时刻复位单元电路（开关K2）。

⑤ 设计实现整点报时单元电路（产生59’53”,59’55”,59’57”,三低音频率F3,59’59”一高音频率F4）。

二、器件引脚图及功能表元件清单：集成电路：NE555 一片，CD4040 一片，CD4518 二片，CD4511 四片，74LS00 三片，74LS20 一片，74LS21 三片，74LS74 一片。

电阻：1KΩ一只，3KΩ一只，150Ω四只。

电容：0.047uF 一只。

LED共阴双字屏二块。

1、NE555图1-1 NE555引脚图图1-2 NE555逻辑功能表2、CD4040图2-1 CD4040引脚图图2-2 CD4040功能表3、CD4518图3-1 CD4518引脚图图3-2 CD4518功能表4、CD4511图2-1 CD4511引脚图图2-2 CD4511逻辑功能表5、74LS0074LS00是一种集成了4个与非门的集成电路。

图5-1 74LS00引脚图图5-2 与非门逻辑表6、74LS2074LS20同样是一种与非门集成电路，与74LS00不同的是它的每个与非门有4个输入端。

倒计时器实验实验要求设计25分钟倒计时器，输入为key1和key2，初始状态为数码管显示2500。

通过key1控制切换计数与暂停状态。

当key1按下时，开始倒计时，再次按下，暂停计时。

通过key2控制置初值。

暂停状态下，当key2按下时，回到初始状态，数码管显示2500。

设计暂不考虑倒计时到0000时的处理，要做处理需要增加输入（计数到零时的标志位）和状态（归零状态）。

提示：上节课完成的25分钟倒计时可以增加两个输入，一个为计数使能端，一个为置数端。

使用课前预习的状态机模块，控制25分钟倒计时模块。

调试时，可先使用开关作为状态机的按键输入，测试没有问题后，再加入按键控制。

1.源代码1)counter25_top.v`timescale 1ns / 1psmodule counter25_top(input wire clk,input wire key1,input wire key2,output wire[6:0]a_to_g,output wire[3:0]an);wire jinwei;wire a;wire b;wire anjian1,anjian2;Sec_pule_generator U0(.clk(clk),.sec_pule(jinwei));ButtonEdgeDetect U3(.clk(clk),.button(key1),.rise(anjian1));ButtonEdgeDetect U4(.clk(clk),.button(key2),.rise(anjian2));State U1(.clk(clk),.key1(anjian1),.key2(anjian2),.cnt_en(a),.load(b));counter25 U2(.clk_sec(jinwei),.clk(clk),.cnt_en(a),.load(b),.a_to_g(a_to_g),.an(an));Endmodule2)ButtonEdgeDetect.v module ButtonEdgeDetect(input clk,input button,output reg rise);reg[7:0] samp;initialbeginrise=0;samp=8'b0000_0000;endalways @(posedge clk)samp<={samp[6:0],button};always @(posedge clk)if(samp==8'b0000_0001)rise<=1'b1;elserise<=1'b0;// always @(posedge clk)// if(samp==8'b1111_1110) // fall<=1'b1;// else// fall<=1'b0;Endmodule3)Sec_pul_genterator.v `timescale 1ns / 1psmodule Sec_pule_generator( input clk,output reg sec_pule);parameter M=24;reg [M:0] cnt;initial cnt=25'b0;always@(posedge clk)beginif(cnt==10000000)cnt<=0;elsecnt<=cnt+1;endalways@(posedge clk)beginif(cnt==10000000)sec_pule<=1;elsesec_pule<=0;endendmodule4)counter25.v`timescale 1ns / 1psmodule counter25(input wire clk,input wire clk_sec,input wire cnt_en,input wire load,output reg[6:0]a_to_g, output reg[3:0]an);reg [15:0] cnt25;reg carry;initial begincnt25[3:0]=0;cnt25[7:4]=0;cnt25[11:8]=5;cnt25[15:12]=2;endalways@(posedge clk_sec)beginif(cnt_en==1&&load==0)begincarry<=0;if(cnt25[3:0]==0&&cnt25[7:4]==0&&cnt25[11:8]==5&&cnt25[15:12]==2) begincnt25[3:0]=9;cnt25[7:4]=5;cnt25[11:8]=4;cnt25[15:12]=2;endelse begincnt25[3:0]<=cnt25[3:0]-1;if(cnt25[3:0]==0)begincnt25[3:0]<=9;cnt25[7:4]<=cnt25[7:4]-1;endif(cnt25[7:4]==0&&cnt25[3:0]==0)begincnt25[7:4]<=5;cnt25[11:8]<=cnt25[11:8]-1;endif(cnt25[11:8]==0&&cnt25[7:4]==0&&cnt25[3:0]==0)begincnt25[11:8]<=9;cnt25[15:12]<=cnt25[15:12]-1;endif(cnt25[15:12]==0&&cnt25[11:8]==0&&cnt25[7:4]==0&&cnt25[3:0]==0) begincnt25[3:0]<=0;cnt25[7:4]<=0;cnt25[11:8]<=5;cnt25[15:12]<=2;carry<=1;endendendelse if(cnt_en==0&&load==0)begincnt25[3:0]<=cnt25[3:0];cnt25[7:4]<=cnt25[7:4];cnt25[11:8]<=cnt25[11:8];cnt25[15:12]<=cnt25[15:12];endelse if(cnt_en==0&&load==1)begincnt25[3:0]<=0;cnt25[7:4]<=0;cnt25[11:8]<=5;cnt25[15:12]<=2;endendwire rst_n=1'b1;wire [15:0]x;assign x[3:0]=cnt25[3:0];assign x[7:4]=cnt25[7:4];assign x[11:8]=cnt25[11:8];assign x[15:12]=cnt25[15:12];reg[18:0]clkdiv;always @(posedge clk or negedge rst_n)begin if(!rst_n)clkdiv<=19'd0;elseclkdiv<=clkdiv+1;endwire [1:0]bitcnt;assign bitcnt=clkdiv[18:17];always @* beginif(!rst_n)an=4'd0;elsean=4'd0;an[bitcnt]=1;endreg [3:0]digit;always@(*)beginif(!rst_n)digit=4'd0;elsecase(bitcnt)2'd0:digit=x[3:0];2'd1:digit=x[7:4];2'd2:digit=x[11:8];2'd3:digit=x[15:12];default:digit=4'd0;endcaseendalways @(*) beginif(!rst_n)a_to_g=7'b1111111;elsecase(digit)0:a_to_g=7'b1111110;1:a_to_g=7'b0110000;2:a_to_g=7'b1101101;3:a_to_g=7'b1111001;4:a_to_g=7'b0110011;5:a_to_g=7'b1011011;6:a_to_g=7'b1011111;7:a_to_g=7'b1110000;8:a_to_g=7'b1111111;9:a_to_g=7'b1111011;4'b1111:a_to_g=7'b0000000;default a_to_g=7'b1111110;endcaseendendmodule2.RTL分析3.仿真波形4.实验结果实验演示见附件中的视频。