8086CPU引脚

第五讲8086/8088微处理器引脚功能、总线结构和时序第一节、8086/8088引脚信号和功能第二节、8086/8088最小模式和最大模式第三节、8086/8088主要操作第四节、8086存储器的分体结构第一节8086/8088引脚信号和功能一、8086/8088的两种工作模式二、8086/8088引脚信号和功能一、8086/8088的两种工作模式8086/8088CPU有两种模式：最小模式和最大模式。

y最小模式系统中只有8086/8088一个微处理器(单处理器模式)。

所有的总线控制信号都直接由8086/8088产生。

总线控制逻辑电路被减少到最小。

适合于较小规模的系统。

y最大模式包含两个（以上）微处理器，其中一个主处理器是8086/8088，其他的处理器称为协处理器，协助主处理器工作。

适合于中等规模或大型的8086/8088系统中。

系统的控制总线由总线控制器8288来提供：¾8288增强了8088CPU总线的驱动能力；¾将8086的状态信号(S2~S0)进行译码，提供8086对存储器、I/O接口进行控制所需的信号。

最小模式与最大模式的主要区别8086/8088外部引脚图（括号内为最大模式时引脚名）8088地A14A13A12A11A10A9A8AD7AD6AD5AD4AD3AD2AD1AD0NMI INTR CLK 地Vcc(5V)A15A16/S3A17/S4A18/S5A19/S6SS0(HIGH)MN/MX RDHOLD(RQ/GT0)HLDA(RQ/GT1)WR(LOCK M/IO DT/R(S1)DEN(S0)ALE(QS0)INTA(QS1)TEST READY RESETVcc(5V)AD15A16/S3A17/S4A18/S5A19/S6BHE/S7MN/MX RDHOLD (RQ/GT0)HLDA (RQ/GT1)WR (LOCK)M/IO (S2)DT/R ( S1 )DEN (S0 )ALE (QS0)INTA (QS1)TEST READY RESET8086Vcc(5V)AD15A16/S3A17/S4A18/S5A19/S6BHE/S7MN/MX RDHOLD (RQ/GT0)HLDA (RQ/GT1)WR (LOCK)M/IO (S2)DT/R ( S1 )DEN (S0 )ALE (QS0)INTA (QS1)TEST READY RESET8086（1）地址/数据复用引脚(AD15~AD0 )是分时复用①在总线周期来输出要访问的存储器地址或口地址A15~A②在总线周期的其他时间内，作为双向数据总线：对8086就是（对8088地AD14AD13Vcc(5V)AD15A16/S3A17/S4A18/S5A19/S6BHE/S7MN/MXRDHOLD (RQ/GT0)HLDA (RQ/GT1)WR (LOCK)M/IO (S2)DT/R ( S1 )DEN (S0 )ALE (QS0)INTA (QS1)TESTREADYRESET8861.两种模式下公共引脚(2) 地址/状态复用引脚A19/S6~ A16/S3分时复用引脚，输出，三态。

8086微处理器由哪几部分组成？各部分的功能是什么？【解】:按功能可分为两部分:总线接口单元BlU(BUSInterfaceUnit)和执行单元EU(ExecutionUnit)。

总线接口单元BlU是8086CPU在存储器和I/O设备之间的接口部件，负责对全部引脚的操作，即8086对存储器和I/O设备的全部操作都是由BIU完成的。

全部对外部总线的操作都必需有正确的地址和适当的限制信号，BIU中的各部件主要是围绕这个目标设计的。

它供应了16位双向数据总线，20位地址总线和若干条限制总线。

其具体任务是：负责从内存单元中预取指令，并将它们送到指令队列缓冲器暂存。

CPU执行指令时，总线接口单元要协作执行单元，从指定的内存单元或I/O端口中取出数据传送给执行单元，或者把执行单元的处理结果传送到指定的内存单元或I/O端口中。

执行单元EU中包含1个16位的运算器A1.U,8个16位的寄存器，1个16位标记寄存器FR,1个运算暂存器和执行单元的限制电路。

这个单元进行全部指令的说明和执行，同时管理上述有关的寄存器。

EU对指令的执行是从取指令操作码起先的，它从总线接口单元的指令队列缓冲器中每次取一个字节。

假如指令队列缓冲器中是空的，WJEU就要等待BIU通过外部总线从存储器中取得指令并送到EU,通过译码电路分析，发出相应限制吩咐，限制A1.U数据总线中数据的流向。

8086的基本总线周期为4个时钟周期，每个时钟周期间隔称为一个T 状态Tl 状态：BlU （总线接口部件）将RAM 或I/O 地址放在地址/数据夏用总线（A/D ）上。

T2状态：读总线周期：A/D 总线为接收数据做准备。

变更线路的方向。

写总线周期：A/D 总线上形成待写的数据，且保持到总线周期的结束（T4）。

T3,T4:对于读或写总线周期，AD 总线上均为数据。

还有插入等待周期Tw:当RAV 或I/O 接口速度不够时，T3及T4之间可插入等待状态Tw βTi:当InU 无访问操作数和取指令的任务时，8086不执行总线操作,总线周期处于空闲状态TiO在最小模式中引脚定义GND ・ADl4ADBADUADllADl∙AD9ADt AD7 AD3 ADl 5 6 78 108086H CPU 12 13 14 15 16 17 18 19 20 403938 37 36 35 34 33 3231 302928 27 2625 24 2322 21⅛VCC(÷5V) 1.^^^AD1S AD16/S3 H AD11∕S4・AD18/S5 [ ■她9∕S⅜ 1■ ■^II BHE/S7 M ∙-IM/MXRD 一HO1.D(Wl∕GT0)⅞DA(⅞Q∕GT1)WR(1.OCK) h ⅛M∕iθ⅞) I OT∕R(Si) DEN(So) I 一迎(QSo) -IMTA(QSl) ι⅜TEST - I READY - IESET INTICHGND .AD15~AD0(AddressDataBUS>：16位地址/数据总线，分时复用。

8086微处理器引脚（线）说明﹡8086/8088微处理器采用40条引线双列直插(DIP)封装。

﹡ 8086/8088微处理器引线是对外前端总线及专用信号引线。

﹡ 8086/8088微处理器引线，在逻辑上可分为3类：地址总线信号、数据总线信号、控制总线信号。

还有一些专用信号：电源、地、时钟。

﹡ 8086/8088采用引线分时复用技术，一条引线不同时间代表不同信号,解决引线不够问题。

基本引脚信号﹡AD15～AD0（I/O,三态）：地址/数据复用引脚。

﹡A19/S6 ～ A16/S3（O,三态）：地址/状态复用引脚。

﹡BHE# /S7 （O,三态）:高字节允许/状态复用引脚。

﹡NMI（In）：非屏蔽中断请求线，上升边触发。

﹡INTR (In) ：可屏蔽中断请求线，高电平有效。

﹡RD# (O,三态) ：读选通信号，低电平有效。

﹡CLK (In) : 时钟信号，处理器基本定时脉冲。

﹡RESET (In) :复位信号，高电平有效。

* WR# (O,三态)：写选通信号，低电平有效。

﹡READY (In)：准备好信号，高电平有效。

处理器与存储器及I/O接口速度同步的控制信号。

﹡TEST# (In): 测试信号，低电平有效。

处理器执行W AIT指令的控制信号。

﹡MN/MX# (In):最大/最小工作模式选择信号。

硬件设计者用来决定8086工作模式，MN/MX# =1 8086为最小模式， MN/MX# =0 8086为最大模式。

﹡Vcc (In): 处理器的电源引脚，接 +5V电源。

﹡GND :处理器的地线引脚，接系统地线2）最小模式下的有关控制信号﹡INTA# (O) :最小模式下的中断响应信号。

﹡ALE (O) :地址锁存允许信号。

﹡DEN# (O,三态) ：数据总线缓冲器允许信号。

﹡DT/R# (O,三态) ：数据总线缓冲器方向控制信号。

﹡M/IO# (O,三态) ：存储器或I/O接口选择信号。

﹡WR# (O,三态) ：写命令信号。

38086/8088 CPU 引脚功能、总线结构和时序3.1.3 8086/8088控制引脚BHE / S7与特殊的存储器结构方式A19A1A0BHESEL A18A0SELA18A奇地址存储体偶地址存储体D7D0D7D0D15D8D7D0图 3.1 8086 存储器结构该复用引脚 S7 1没有明确定义，但 BHE 0 表明 D8 D15高8位数据线有效。

该信号和地址线 A0合起来决定了当前数据在数据总线上以何种格式出现。

该引脚与8086 特殊的存储器结构密切相关。

8086 的 1MB 存储器由两个存储体组合而成。

如图 3.1 所示。

图中偶数与奇数存储总体各占512KB，其选通信号分别为BHE和 A0,偶地址存储体数据线只和低8 位数据总线相连，奇地址存储体数据线只和高 8 为数据总线相连。

这种存储器结构决定了：若A0，=0BHE 0 ，则可在一个总线周期内读/写一个“对准字”，这属于正常操作；若 BHE =1，A=0，则只能从存储器中读 / 写一个字节的数据，且只能通过一 D0D进行传递；反之，若 BHE 0，A=1，则也可70读/ 写一个字节，但该字节的数据是由奇地址存储体中取出的，故它必须通过高位数据线 D8 D15传递。

如果一个字在存储体中是“非对准”存放，则必须先用一个总线周期存取高8 位（奇地址），然后再用一个总线周期读 / 写低 8 位（偶地址），使存取速度减慢造成时间浪费。

这主要是因为 BHE 及A0的有效时间与操作指令有关。

这就再次提醒我们，在存储器中存储信息时，一定要按8086 存储器结构的特殊要求存放。

在 8088 中，由于数据总线总是8 位的，每个总线周期只能完成一个字节的操作，不存在上述问题，且CPU也没有BHE这个引脚。

3.1.4 复位信号 RESET的作用RESET是外部引入 CPU的信号，高电平有效，脉冲宽度不低于4个时钟周期。

若是上电复位，脉冲宽度就应大于50s。

- 1 - 两种模式下，名称和功能相同的32个引脚①AD 15—AD 0（Address Data Bus ）:地址/数据复用信号输入/输出引脚(16个),分时输出②A 19/s 6—A 15/s 3（Address Status Bus ）:地址/状态复用信号输出引脚(4个),分时输出 地址的高4位及状态信息，其中s 6为0用以指示8086/8088CPU 当前与总线连通；s 5 为1表明8086/8088CPU 可以响应可屏蔽中断；s 4、s 3用以指明当前使用的段寄存器，，00—ES ，01—SS ，10—CS ，11—DS 。

③ NMI (Non-Maskable Interrupt)、INTR （Interrupt Request ）:中断请求信号输入引脚(2)，引入中断源向CPU 提出的中断请求信号，高电平有效，前者为非屏蔽中断请求，后者可屏蔽中断请求信号。

④RD （Read ）:读控制输出信号引脚(1) CLK/(Clock ）：时钟信号输入引脚(1)⑤Reset (Reset):复位信号输入引脚(1)，高电平有效。

8088/8086CPU 要求复位信号至少维持4个时钟周期才能起到复位的效果，复位信号输入之后，CPU 结束当前操作，并对处理器的标志寄存器、IP 、DS 、SS 、ES 寄存器及指令队列进行清零操作，而将CS 设置为0FFFFH 。

⑥READY （Ready ）:“准备好”状态信号输入引脚(1)，高电平有效，该信号是协调CPU 与内存单元或I/O 端口之间进行信息传送的联络信号。

⑦TEST (Test):测试信号输入引脚(1)，低电平有效,TEST 信号与WAIT 指令结合起来使用，CPU 执行WAIT 指令后，处于等待状态，当TEST 引脚输入低电平时，继续执行被暂停执行的指令。

⑧MN/MX （Minimum/Maximum Model Control ）最小/最大模式设置信号输入引脚(1)，该输入引脚电平的高、低决定了CPU 工作在最小模式还是最大模式，高电平 CPU 工作于最小模式下 ⑩BHE /S 7（Bus High Enable/Status ）:高8位数据允许/状态复用信号输出引脚(1)，输出。

微型机原理与应用第4次课
<续表）
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