第七章：时序逻辑电路设计

第七章 时序逻辑电路7.1 常见触发器的功能验证7.1.1SR触发器74LS279为两个SR触发器的集成芯片。

1S1和1S2为一个触发器的两个接口。

连接电路如图，可验证SR触发器的功能。

7.1.2 JK触发器通过逻辑分析仪，观察J和K输入的跳变对输出波形的影响。

实验的一个结果如下。

7.1.3 D触发器用D触发器构成一个二分频电路。

将Q’接回到D上，用逻辑分析仪对比ClK与Q的波形频率。

结果如图-7.2 常用时序逻辑电路及其相关设计7.2.1 寄存器应用双向移位寄存器74LS194改串行输入改为并行输出。

SL、SR为串行的数据输入端，S1S0=00时保持，S1S0=11时置数，S1S0=10时左移串行输入，由高位移向低位，S1S0=01时右移串行输入，由低位移向高位。

例如下面用左移方式，将SL产生的四个数据并行输出。

Word Generator设置为Burst模式。

7.2.2 计数器7.2.2.1 用74LS160设计一个六进制的计数器。

应用异步置零的方法，当QDQCQBQA=0110时，使异步置零端CLR’=0。

为保证置零的有效性，加入了改进电路-SR触发器，使输出为6的CLOCK下降沿到来后的整个低电平期间触发器输出恒为低电平。

采用同步置数法，将四个输入ABCD接为低电平，QDQCQBQA=0101时LOAD’=0。

7.2.2.2 验证74LS290的功能74LS290为2-5-10进制计数器。

R01=R02=1，S01=S02=0时，输出为0，R01=R02=0，S01=S02=1时输出为9。

S和R都置为0时正常计数。

INA接入clock后，实现二进制计数；INB接入clock后，实现五进制计数；INB接到QA，INA接clock时，实现十进制计数。

如下电路通过开关的切换可以实现不同的计数和置数功能。

7.3 时序逻辑电路的设计7.3.1 同步时序逻辑电路的设计7.3.1.1 同步时序逻辑电路的状态化简设计一个串行输入的数据检测器，连续输入3个或3个以上1时输出为1，其他情况下输出为0。

时序逻辑电路设计
时序电路设计又称时序电路综合，它是时序电路分析的逆过程，即依据给定的规律功能要求，选择适当的规律器件，设计出符合要求的时序规律电路，对时序电路的设计除了设计方法的问题还应留意时序协作的问题。

时序规律电路可用触发器及门电路设计，也可用时序的中规模的集成器件构成，以下我们分别介绍它们的设计步骤。

1.用SSI器件设计时序规律电路
用触发器及门电路设计时序规律电路的一般步骤如图所示。

（1）由给定的规律功能求出原始状态图：首先分析给定的规律功能，从而求出对应的状态转换图。

这种直接由要求实现的规律功能求得的状态转换图叫做原始状态图。

（2）状态化简：依据给定要求得到的原始状态图很可能包含有多余的状态，需要进行状态化简或状态合并。

状态化简是建立在状态等价这个概念的基础上的。

（3）状态编码、并画出编码形式的状态图及状态表：在得到简化的状态图后，要对每一个状态指定1个二进制代码，这就是状态编码（或称状态安排）。

（4）选择触发器的类型及个数：
（5）求电路的输出方程及各触发器的驱动方程：依据编码后的状态表及触发器的驱动表可求得电路的输出方程和各触发器的驱动方程。

（6）画规律电路，并检查自启动力量。

2.用MSI中规模时序规律器件构成时序规律电路
用中规模时序规律器件构成的时序功能电路主要是指用集成计数器构成任意进制计数器。

构成任意进制计数器的方法有两种：一种是置数法，另一种是归零法。

时序逻辑电路设计原则时序逻辑电路是数字电路的一种重要类型，广泛应用于计算机、通信、自动化等领域。

时序逻辑电路的设计质量直接影响着电路的可靠性和性能。

为了确保时序逻辑电路的正确性和高效性，设计时需要遵循一些基本原则。

一、时序逻辑电路概述时序逻辑电路是基于时钟信号进行运算和控制的电路，其输出信号的状态取决于输入信号和时钟脉冲的到达时间。

时序逻辑电路包括寄存器、触发器、计数器、时钟分频器等。

二、正确设计时序逻辑电路的原则1. 合理设置时钟信号：时序逻辑电路的运行是基于时钟信号的控制，时钟信号的频率和占空比需要合理设置。

频率过高会导致电路响应不及时，频率过低会导致电路性能下降。

2. 考虑时钟延迟：时钟信号在电路中传输需要一定的时间，这个过程称为时钟延迟。

在设计时需要考虑时钟延迟对电路性能的影响，合理控制时钟延迟的范围。

3. 确定最长延迟路径：在时序逻辑电路中，存在一条延迟最长的信号传输路径，称为最长延迟路径。

在设计时需要重点考虑最长延迟路径，以确保电路的时序正确。

4. 避免冒险现象：冒险是指在时序逻辑电路中出现不确定的状态转换现象，会导致电路输出结果不可靠。

在设计时需要采取合适的技术措施来避免冒险现象的发生。

5. 使用同步触发器：同步触发器能够根据时钟信号同步进行状态转换，减少电路中的不确定性。

在设计时应优先选择使用同步触发器。

6. 划分模块边界：为了提高电路的可维护性和可扩展性，设计时应合理划分模块边界。

每个模块负责特定的功能，使用接口进行通信，降低模块之间的耦合度。

7. 采用流水线技术：流水线是一种将复杂任务划分为多个子任务并行执行的技术。

在设计时可以采用流水线技术提高时序逻辑电路的运行速度。

8. 进行时序分析：在设计结束后，需要进行时序分析来验证设计的正确性。

通过时序分析可以检查电路运行时的时间序列，确定电路的性能和正确性。

三、时序逻辑电路设计实例以设计一个基本的时序逻辑电路为例，假设要设计一个计数器，能够实现从0到9的循环计数功能。

第7章 时序逻辑电路7.1 概述时序电路在任何时刻的稳定输出，不仅与该时刻的输入信号有关，而且还与电路原来的状态有关。

图7.1.1 时序逻辑电路的结构框图2、时序电路的分类 （1） 根据时钟分类同步时序电路中，各个触发器的时钟脉冲相同，即电路中有一个统一的时钟脉冲，每来一个时钟脉冲，电路的状态只改变一次。

异步时序电路中，各个触发器的时钟脉冲不同，即电路中没有统一的时钟脉冲来控制电路状态的变化，电路状态改变时，电路中要更新状态的触发器的翻转有先有后，是异步进行的。

（2）根据输出分类米利型时序电路的输出不仅与现态有关，而且还决定于电路当前的输入。

穆尔型时序电路的其输出仅决定于电路的现态，与电路当前的输入无关；或者根本就不存在独立设置的输出，而以电路的状态直接作为输出。

7.2 时序逻辑电路的分析方法时序电路的分析步骤：电路图 时钟方程、输出方程、驱动方程 状态方程 计算 状态表（状态图、时序图） 判断电路逻辑功能 分析电路能否自启动。

7.2.1 同步时序电路的分析方法 分析举例：[例7.2.1]7.2.2 异步时序电路的分析方法 分析举例：[例7.2.3] 7.3 计数器概念：在数字电路中，能够记忆输入脉冲CP 个数的电路称为计数器。

计数器累计输入脉冲的最大数目称为计数器的“模”，用M 表示。

计数器的“模”实际上为电路的有效状态。

计数器的应用：计数、定时、分频及进行数字运算等。

计数器的分类：(1)按计数器中触发器翻转是否同步分：异步计数器、同步计数器。

(2)按计数进制分：二进制计数器、十进制计数器、N 进制计数器。

(3)按计数增减分：加法计数器、减法计数器、加/减法计数器。

7.3.1 异步计数器X X Y 1Y m输入输出一、异步二进制计数器1、异步二进制加法计数器分析图7.3.1 由JK触发器组成的4位异步二进制加法计数器。

分析方法：由逻辑图到波形图（所有JK触发器均构成为T/触发器的形式，且后一级触发器的时钟脉冲是前一级触发器的输出Q），再由波形图到状态表，进而分析出其逻辑功能。

《FPGA系统设计》实验报告》时序逻辑电路的设计
一、设计任务
分别设计并实现锁存器、触发器的VHDL模型。

二、设计过程
1、同步锁存器：
同步锁存器是指复位和加载功能全部与时钟同步，复位端的优先级较高。

下图为同步锁存器的VHDL程序及模型：
2、异步锁存器：
异步锁存器，是指复位与时钟不同步的锁存器。

下图为同步锁存器的VHDL程序及模型：
3、D触发器：
D触发器是最常用的触发器。

下图为简单D触发器的VHDL 模型：
4、T触发器：
T触发器的特点是在时钟沿处输出信号发生翻转。

按
照有无复位、置位信号以及使能信号等，T触发器也有多种类型。

下图为带异步复位T触发器的VHDL模型：
5、JK触发器：
JK触发器中，J、K信号分别扮演置位、复位信号的角色。

为了更清晰的表示出JK触发器的工作过程，以下给出JK触发器的真值表（如表1所示）。

表1 JK触发器真值表
按照有无复位、置位信号，常见的JK触发器也有多种类型，下图带异步复位（clr）、置位（prn）的JK触发器的VHDL模型：
三．总结
本次实验中较为顺利，在第一次课的时间内我就已经完成了必做实验与选作实验。

在实验的过程中，在防抖电路处有了较大的困难。

由于仿真中不存在此问题，在实际操作中参数选择时遇到了一定的困难。

在反复比对效果之后，我
确定了电路的参数，实现了防抖功能。

通过这次实验，我对时钟脉冲、计数器等有了更加深入的认识与理解。

实验七时序逻辑电路设计一、实验目的1. 学习用集成触发器构成计数器的方法。

2. 熟悉中规模集成十进制计数器的逻辑功能及使用方法。

3. 学习计数器的功能扩展。

4. 了解集成译码器及显示器的应用。

二、实验原理计数器是一种重要的时序逻辑电路，它不仅可以计数，而且用作定时控制及进行数字运算等。

按计数功能计数器可分加法、减法和可逆计数器，根据计数体制可分为二进制和任意进制计数器，而任意进制计数器中常用的是十进制计数器。

根据计数脉冲引入的方式又有同步和异步计数器之分。

1. 用D触发器构成异步二进制加法计数器和减法计数器：图10—1是用四只D触发器构成的四位二进制异步加法计数器，它的连接特点是将每只D触发器接成T'触发器形式，再由低位触发器的Q端和高一位的CP端相连接，即构成异步计数方式。

若把图10—1稍加改动，即将低位触发器的Q端和高一位的CP端相连接，即构成了减法计数器。

图10—1本实验采用的D触发器型号为74LS74A，引脚排列见前述实验。

2. 中规模十进制计数器中规模集成计数器品种多，功能完善，通常具有予置、保持、计数等多种功能。

74LS182同步十进制可逆计数器具有双时钟输入，可以执行十进制加法和减法计数，并具有清除、置数等功能。

引脚排列如图10—2所示。

其中LD−−置数端；CP u−−加计数端；CP D−−减计数端；DO−−非同步进位输出端；CO−−非同步借位输出端；Q A、Q B、Q C、Q D−−计数器输出端；D A、D B、D C、D D−−数据输入端；CR−−清除端。

表10—1为74LS192功能表，说明如下：当清除端为高电平“1”时，计数器直接清零(称为异步清零)，执行其它功能时，CR置低电平。

当CR为低电平，置数端LD为低电平时，数据直接从置数端D A、D B、D C、D D置入计数器。

当CR为低电平，LD为高电平时，执行计数功能。

执行加计数时，减计数端CP D接高电平，计数脉冲由加计数端Cp u输入，在计数脉冲上升沿进行842编码的十进制加法计数。

时序逻辑电路的设计方法时序逻辑电路是指由组合逻辑电路、存储器件和时钟信号组成的一种电路。

它与组合逻辑电路不同的是，时序逻辑电路可以根据不同的输入信号产生不同的输出，而组合逻辑电路的输出只取决于当前的输入。

时序逻辑电路广泛应用于各种计算机和数字系统中。

首先是功能规范的设计。

这个步骤定义了对电路的功能要求，包括输入和输出的信号类型和范围，以及输出与输入之间的关系。

在这个步骤中，需要考虑电路的功能、性能和复杂度等因素，以及对工程的其他限制。

第二步是状态图和状态转移表的设计。

状态图是描述电路不同状态之间的转移关系的图形，每个状态是一个节点，状态之间的转移是有向边。

状态转移表则是用表格的形式描述状态之间的转移关系。

在这个步骤中，需要确定电路的初始状态和输入信号对状态的影响。

第三步是状态方程和状态表的设计。

状态方程是用逻辑方程的形式描述每个状态输出与输入信号之间的关系。

状态表是用表格的形式描述每个状态输出与输入信号之间的关系。

在这个步骤中，需要使用状态图和状态转移表来确定每个状态的输出逻辑方程和输入输出关系。

最后一步是电路逻辑的设计和测试。

根据前面步骤中得出的状态方程和状态表，可以使用逻辑门和存储器件等来实现时序逻辑电路。

在此过程中，常用的电路设计方法有门级设计和扫描设计等。

设计完成后，需要对电路进行测试，以验证其功能和正确性。

此外，还有一些设计时的注意事项。

首先是时钟信号的引入和控制。

时频信号是时序逻辑电路的基础，需要正确地引入和控制时钟信号，避免产生不稳定和错误的输出。

其次是信号延迟和时序正确性的保证。

时序逻辑电路中存在信号传播延迟和时序正确性的问题，需要合理设计时序，避免产生冲突和错误。

总结起来，时序逻辑电路的设计方法包括功能规范、状态图和状态转移表的设计、状态方程和状态表的设计、电路逻辑的设计和测试。

在设计过程中，需要注意时钟信号的引入和控制，以及信号传播延迟和时序正确性的保证。

这些方法和注意事项可以帮助工程师设计出功能准确、可靠稳定的时序逻辑电路。