第七章时序逻辑电路(稀客大)电子教案
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时序逻辑电路教案模板范文
一、教学目标1. 知识目标：（1）理解时序逻辑电路的基本概念、特点和分类；（2）掌握时序逻辑电路的基本组成单元，如触发器、计数器、寄存器等；（3）了解时序逻辑电路的分析方法和设计方法。
2. 能力目标：（1）能够分析简单的时序逻辑电路；（2）能够设计简单的时序逻辑电路；（3）能够运用时序逻辑电路解决实际问题。
3. 情感目标：（1）培养学生严谨的科学态度和求实的精神；（2）激发学生对电子技术的兴趣和热情；（3）培养学生的团队协作精神和创新能力。
二、教学内容1. 时序逻辑电路的基本概念、特点和分类；2. 基本组成单元：触发器、计数器、寄存器等；3. 时序逻辑电路的分析方法；4. 时序逻辑电路的设计方法。
三、教学重点与难点1. 教学重点：（1）时序逻辑电路的基本概念、特点和分类；（2）基本组成单元：触发器、计数器、寄存器等；（3）时序逻辑电路的分析方法。
2. 教学难点：（1）时序逻辑电路的分析方法；（2）时序逻辑电路的设计方法。
四、教学方法与手段1. 教学方法：讲授法、讨论法、案例分析法等；2. 教学手段：多媒体课件、实物演示、实验等。
五、教学过程一、导入1. 通过提问、讨论等方式，引导学生回顾组合逻辑电路的相关知识；2. 介绍时序逻辑电路的基本概念，激发学生的学习兴趣。
二、新课讲授1. 时序逻辑电路的基本概念、特点和分类；2. 基本组成单元：触发器、计数器、寄存器等；3. 时序逻辑电路的分析方法：（1）分析电路的结构，确定触发器类型；（2）列出触发器的特性方程；（3）根据输入、输出关系，列出电路的输出方程；（4）根据触发器的特性方程和输出方程，画出状态转移图；（5）分析电路的功能。
4. 时序逻辑电路的设计方法：（1）分析电路的逻辑功能，确定电路的状态；（2）根据状态，设计触发器的类型；（3）根据输入、输出关系，列出电路的输出方程；（4）根据触发器的特性方程和输出方程，画出状态转移图；（5）化简电路，确定触发器的个数。
时序逻辑电路设计与分析(完整电子教案)
(a)同步D触发器(b)同步JK触发器
图8.20具有异步控制端的同步触发器
【训练与提高】
制作一个时钟电路中的分钟校时电路。
工作原理：时钟电路中的分钟校时电路有按键控制，按键按一次（阐述有效信号，打开门电路），门电路输出将改变N次状态，其中N此变化（变化快门）由输入的时钟信号决定。同时该电路中具有秒钟输入信号。其参考电路如下图8.21所示。试搭建调试电路，分析其工作过程。
时序逻辑电路设计与分析（完整电子教案）
8.
触发器(flip flop)是构成时序逻辑电路的基本单元，能记忆、存储一位二进制信息，触发器也称双稳态触发器，它有两种稳定输出工作状态，即分别输出1和输出0的状态。在无输入信号作用时，这种状态是稳定的；而当输入信号到来并满足一定逻辑关系时，输出端的状态将迅速变化，能从一种稳定状态转换到另一种稳定状态。
三、RS触发器在机械开关去抖上的应用
通常按键开关为机械弹性开关，当机械触点断开、闭合时，电压信号小型如图8.6。由于机械触点的弹性作用,一个按键开关在闭合时不会马上稳定地接通,在断开时也不会一下子断开。因而在闭合及断开的瞬间均伴随有一连串的抖动，如下图。抖动时间的长短由按键的机械特性决定，一般为5ms～10ms。这是一个很重要的时间参数，在很多场合都要用到。
【训练与提高】
搭建2组按键去抖动电路，并用示波器观察输出结果。
8.
【项目任务】
测试如下电路，改变A、B状态，观察LED1和LED2的变化，并建立真值表。
图8.8测试电路(multisim)
【信息单】
基本RS触发器属于无时钟触发器，触发器状态的变换由 、 端输入信号直接控制。在实际工作中，触发器的工作状态不仅由输入决定，而且还要求触发器按一定的节拍翻转，为此需要加入一个时钟控制端CP，只有在CP端上出现时钟脉冲时，触发器的状态才能变化。带有时钟信号的触发器叫时钟触发器，又称同步触发器。
图8.20具有异步控制端的同步触发器
【训练与提高】
制作一个时钟电路中的分钟校时电路。
工作原理：时钟电路中的分钟校时电路有按键控制，按键按一次（阐述有效信号，打开门电路），门电路输出将改变N次状态，其中N此变化（变化快门）由输入的时钟信号决定。同时该电路中具有秒钟输入信号。其参考电路如下图8.21所示。试搭建调试电路，分析其工作过程。
时序逻辑电路设计与分析（完整电子教案）
8.
触发器(flip flop)是构成时序逻辑电路的基本单元，能记忆、存储一位二进制信息，触发器也称双稳态触发器，它有两种稳定输出工作状态，即分别输出1和输出0的状态。在无输入信号作用时，这种状态是稳定的；而当输入信号到来并满足一定逻辑关系时，输出端的状态将迅速变化，能从一种稳定状态转换到另一种稳定状态。
三、RS触发器在机械开关去抖上的应用
通常按键开关为机械弹性开关，当机械触点断开、闭合时，电压信号小型如图8.6。由于机械触点的弹性作用,一个按键开关在闭合时不会马上稳定地接通,在断开时也不会一下子断开。因而在闭合及断开的瞬间均伴随有一连串的抖动，如下图。抖动时间的长短由按键的机械特性决定，一般为5ms～10ms。这是一个很重要的时间参数，在很多场合都要用到。
【训练与提高】
搭建2组按键去抖动电路，并用示波器观察输出结果。
8.
【项目任务】
测试如下电路，改变A、B状态，观察LED1和LED2的变化，并建立真值表。
图8.8测试电路(multisim)
【信息单】
基本RS触发器属于无时钟触发器，触发器状态的变换由 、 端输入信号直接控制。在实际工作中，触发器的工作状态不仅由输入决定，而且还要求触发器按一定的节拍翻转，为此需要加入一个时钟控制端CP，只有在CP端上出现时钟脉冲时，触发器的状态才能变化。带有时钟信号的触发器叫时钟触发器，又称同步触发器。
电子技术基础第7章时序逻辑电路课件
7.2 防止空翻的触发器
7.2.1 主从型JK触发器
3.主从触发器的一次翻转问题 由于主从JK触发器存在“一次变化”问题，在CP脉冲为高电平期间，如果JK端出现 一定宽度的正向干扰。因此，在使用主从JK触发器时，一般要求在CP=1期间，JK的状态 保持不变;若需要改变J、K的状态，应在CP=0期间进行。
2.集成D触发器
D触发器74HC74
7.3 集成触发器
7.3.2 触发器的时间参数
1.最高时钟频率fmax 2.传输延迟时间 3.建立时间tset 4.保持时间th
7.4 二进制计数器 7.4.1 异步二进制计数器
1.异步二进制加法计数器
异步二进制加法计数器原理图
7.4 二进制计数器 7.4.1 异步二进制计数器
7.2 防止空翻的触发器 7.2.2 边沿触发器
2.负边沿JK触发器 （1）电路组成及逻辑符号
负边沿JK触发器
7.2 防止空翻的触发器
7.2.2 边沿触发器 2.负边沿JK触发器 （2）逻辑功能 触发器输出状态的变化发生在CP的下降沿，而次态输出仅取决于CP下降沿到达时到
J、K的状态，时钟的其他时间J、K值都可以变化，因而它的抗干扰能力强。
7.2 防止空翻的触发器 7.2.2 边沿触发器
3.T触发器 把JK触发器的两个输入端J、K接在一起成为一个输入端，并称之为T输入端，就构成 了T触发器
T触发器
7.3 集成触发器 7.3.1 集成触发器的品种和类型
1.集成JK触发器
JK触发器HC76
7.3 集成触发器 7.3.1 集成触发器的品种和类型
4.扭环计数器
扭环计数器
7.5 十进制计数器 7.5.1 同步十进制加法计数器
数字电子技术基础 时序逻辑电路 时序逻辑电路的设计方法PPT学习教案
则可得出各触发器的驱动方程为
J3 Q2Q1Q0
J
2
Q1Q0
J1 Q0
J
0
Q3Q2
K3 Q2 K2 Q3Q1Q0 K1 Q0 K0 1
第6页/共34页
由驱动方程可画出十三进制计数器的逻辑电路，如图5.4.2所 示
CP
FF0
FF1
FF2
Q2 FF3
1J Q C1
Q0 1J
Q1 Q
C1
＆ 1J Q C1
10/00 01/00
AB/XY S2
00/00
注：由于实际中不可能同时投入一枚一元硬币和五角硬币，故 AB＝11的情况不出现，做约束项处理。
第13页/共34页
设S0、S1和S2分别用00、01和10表示，则取触发器的位数为M＝3
则电路的次态/输出的卡诺 图为
AB
Q1n Q0n
00
00
00/00
01 11 10
1
S2 0 0 1 0 0
2
S3 0 0 1 1 0
3
S4 0 1 0 0 0
4
S5 0 1 0 1 0
5
S6 0 1 1 0 0
6
S7 0 1 1 1 0
7
S8 1 0 0 0 0
8
S9 1 0 0 1 0
9
S10 1 0 1 0 0
10
S11 1 0 1 1 0
11
S12 1 1 0 0 1
12
11 × × × × 10 0 0 × 0
Q0n1
11 × × × × 10 0 1 × 1
Y
11 × × × × 10 0 0 × 1
Z
第14页/共34页
J3 Q2Q1Q0
J
2
Q1Q0
J1 Q0
J
0
Q3Q2
K3 Q2 K2 Q3Q1Q0 K1 Q0 K0 1
第6页/共34页
由驱动方程可画出十三进制计数器的逻辑电路，如图5.4.2所 示
CP
FF0
FF1
FF2
Q2 FF3
1J Q C1
Q0 1J
Q1 Q
C1
＆ 1J Q C1
10/00 01/00
AB/XY S2
00/00
注：由于实际中不可能同时投入一枚一元硬币和五角硬币，故 AB＝11的情况不出现，做约束项处理。
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设S0、S1和S2分别用00、01和10表示，则取触发器的位数为M＝3
则电路的次态/输出的卡诺 图为
AB
Q1n Q0n
00
00
00/00
01 11 10
1
S2 0 0 1 0 0
2
S3 0 0 1 1 0
3
S4 0 1 0 0 0
4
S5 0 1 0 1 0
5
S6 0 1 1 0 0
6
S7 0 1 1 1 0
7
S8 1 0 0 0 0
8
S9 1 0 0 1 0
9
S10 1 0 1 0 0
10
S11 1 0 1 1 0
11
S12 1 1 0 0 1
12
11 × × × × 10 0 0 × 0
Q0n1
11 × × × × 10 0 1 × 1
Y
11 × × × × 10 0 0 × 1
Z
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《时序逻辑电路分析》课件
优化触发器设计
采用低功耗、高速的触发器设计，减少资源占用。
提高工作速度的优化方法
并行处理
通过并行处理技术，提高电路的工作 速度。
时钟分频与倍频
根据电路的工作频率需求，合理选择 时钟的分频与倍频方案，以优化工作 速度。
THANKS
感谢观看
REPORTING
PART 03
时序逻辑电路的设计
REPORTING
同步设计法
01
同步设计法定义
同步设计法是一种基于时钟信号 的设计方法，用于构建时序逻辑
电路。
03
优点
同步设计法具有较高的可靠性和 稳定性，能够实现复杂的逻辑功
能。
02
工作原理
在同步设计法中，所有操作都严 格在时钟信号的驱动下进行，保 证了电路的稳定性和可靠性。
《时序逻辑电路分析 》PPT课件
REPORTING
• 时序逻辑电路概述 • 时序逻辑电路的分析方法 • 时序逻辑电路的设计 • 时序逻辑电路的应用 • 时序逻辑电路的优化设计
目录
PART 01
时序逻辑电
时序逻辑电路的定义、特点
时序逻辑电路的特点包括
具有记忆功能、具有时钟信号控制、具有输入信号和输出信号等。
时序逻辑电路的基本组成
时序逻辑电路由触发器、组合逻 辑电路和时钟信号源三部分组成 。
组合逻辑电路用于实现输入信号 到输出信号的逻辑变换，主要由 门电路组成。
总结词：时序逻辑电路的基本组 成
触发器是时序逻辑电路中的核心 元件，用于存储状态信息，常见 的触发器有RS触发器、D触发器 、JK触发器和T触发器等。
04
异步时序逻辑电路是指触发器的时钟输入端接在不同的时钟源上，时 钟信号独立作用于各个触发器，实现状态异步转换。
采用低功耗、高速的触发器设计，减少资源占用。
提高工作速度的优化方法
并行处理
通过并行处理技术，提高电路的工作 速度。
时钟分频与倍频
根据电路的工作频率需求，合理选择 时钟的分频与倍频方案，以优化工作 速度。
THANKS
感谢观看
REPORTING
PART 03
时序逻辑电路的设计
REPORTING
同步设计法
01
同步设计法定义
同步设计法是一种基于时钟信号 的设计方法，用于构建时序逻辑
电路。
03
优点
同步设计法具有较高的可靠性和 稳定性，能够实现复杂的逻辑功
能。
02
工作原理
在同步设计法中，所有操作都严 格在时钟信号的驱动下进行，保 证了电路的稳定性和可靠性。
《时序逻辑电路分析 》PPT课件
REPORTING
• 时序逻辑电路概述 • 时序逻辑电路的分析方法 • 时序逻辑电路的设计 • 时序逻辑电路的应用 • 时序逻辑电路的优化设计
目录
PART 01
时序逻辑电
时序逻辑电路的定义、特点
时序逻辑电路的特点包括
具有记忆功能、具有时钟信号控制、具有输入信号和输出信号等。
时序逻辑电路的基本组成
时序逻辑电路由触发器、组合逻 辑电路和时钟信号源三部分组成 。
组合逻辑电路用于实现输入信号 到输出信号的逻辑变换，主要由 门电路组成。
总结词：时序逻辑电路的基本组 成
触发器是时序逻辑电路中的核心 元件，用于存储状态信息，常见 的触发器有RS触发器、D触发器 、JK触发器和T触发器等。
04
异步时序逻辑电路是指触发器的时钟输入端接在不同的时钟源上，时 钟信号独立作用于各个触发器，实现状态异步转换。
时序逻辑电路 PPT学习教案
23 是了解功能表。
2. 寄存器的分析： 由边沿触发器组成的4位寄存器74LS175
CP上升沿到来时， Q3Q2Q1Q0=D3D2D1D0 其它时间， Qn+1= Qn
CR 为异步清零端
第23页/共142页
24
74LS175 功能表
输入 CR CP D0 D1 D2 D3
输出 Q0 Q1 Q2 Q3
时序电路的分析： 找出电路的状态和输出状态在 输入变量和时钟信号的作用下 的变化规律，即已知逻辑图说 明其逻辑功能。
步骤 ： 1、写方程：根第8页据/共142逻页 辑电路图写
出各触发器的
9
2、求状态方程：将驱动方程代入相应触发器的特 性方程，得到各触发器的状态方程(即次态方 程）
3、列状态转换表：依次设初态，求次态，列出 状态转换真值表（画出状态转换图或时序图 ）
7
3、按输出信号的特点分类：（即组合电路的繁简 程度）
（1）Mealy（米里）型：输出信号取决于存储电 路与输入变量
（2）Moore（摩尔）型：输出仅仅取决于存储电 路的状态
注：有些电路没有组合逻辑电路；有些电路没有 输入信号。
第7页/共142页
8
6.2 时序逻辑电路的分析方法
6.2.1 同步时序逻辑电路分析方法
51
小结：异步二进制计数器如由T’触发器组成， 其各级触发器的的时钟选择规律为：
CP0=CP
加法，下降沿触发
触发
触发
加法 减法
Qi1 CPi Qi1 CPi
Qi1 CPi Qi1 CPi
第51页/共142页
52
（2）异步十进制加法计数器
原理： 在4位二进制异步加法计数器上修改而成， 要跳过10101111这六个状态。
2. 寄存器的分析： 由边沿触发器组成的4位寄存器74LS175
CP上升沿到来时， Q3Q2Q1Q0=D3D2D1D0 其它时间， Qn+1= Qn
CR 为异步清零端
第23页/共142页
24
74LS175 功能表
输入 CR CP D0 D1 D2 D3
输出 Q0 Q1 Q2 Q3
时序电路的分析： 找出电路的状态和输出状态在 输入变量和时钟信号的作用下 的变化规律，即已知逻辑图说 明其逻辑功能。
步骤 ： 1、写方程：根第8页据/共142逻页 辑电路图写
出各触发器的
9
2、求状态方程：将驱动方程代入相应触发器的特 性方程，得到各触发器的状态方程(即次态方 程）
3、列状态转换表：依次设初态，求次态，列出 状态转换真值表（画出状态转换图或时序图 ）
7
3、按输出信号的特点分类：（即组合电路的繁简 程度）
（1）Mealy（米里）型：输出信号取决于存储电 路与输入变量
（2）Moore（摩尔）型：输出仅仅取决于存储电 路的状态
注：有些电路没有组合逻辑电路；有些电路没有 输入信号。
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8
6.2 时序逻辑电路的分析方法
6.2.1 同步时序逻辑电路分析方法
51
小结：异步二进制计数器如由T’触发器组成， 其各级触发器的的时钟选择规律为：
CP0=CP
加法，下降沿触发
触发
触发
加法 减法
Qi1 CPi Qi1 CPi
Qi1 CPi Qi1 CPi
第51页/共142页
52
（2）异步十进制加法计数器
原理： 在4位二进制异步加法计数器上修改而成， 要跳过10101111这六个状态。
时序逻辑电路PPT课件
时序逻辑电路可以分为同步时序 逻辑电路和异步时序逻辑电路， 其中同步时序逻辑电路是最常用 的类型。
工作原理
状态表示
时序逻辑电路中的状态通常由存储元件（如触发器）来存储，根据 输入信号的变化，电路的状态会随之改变。
状态转移
时序逻辑电路中的状态转移是由输入信号和当前状态共同决定的， 根据一定的逻辑关系，电路会从一个状态转移到另一个状态。
。
02
可编程逻辑控制器（PLC）
在工业控制系统中，时序逻辑电路用于实现可编程逻辑控制器，用于自
动化控制和数据处理。
03
传感器接口
时序逻辑电路用于实现传感器接口电路，将传感器的模拟信号转换为数
字信号，并传输给微控制器或可编程逻辑控制器进行处理。
04
CATALOGUE
时序逻辑电路的优化
优化设计
设计
使用基本的逻辑门电路， 根据需求逐一设计电路。
自动化工具设计
使用EDA（电子设计自动 化）工具进行设计，提高 设计效率。
混合设计
结合手工设计和自动化工 具设计，根据具体情况选 择合适的设计方法。
设计工具
硬件描述语言
使用Verilog或VHDL等硬件描述语言进行设计。
EDA工具
时序逻辑电路
目录
• 时序逻辑电路简介 • 时序逻辑电路设计 • 时序逻辑电路的应用 • 时序逻辑电路的优化 • 时序逻辑电路的发展趋势
01
CATALOGUE
时序逻辑电路简介
定义与分类
定义
时序逻辑电路是一种具有记忆功 能的电路，它能够根据输入信号 的变化，按照一定的逻辑关系， 输出相应的信号。
分类
输出信号
时序逻辑电路的输出信号是根据当前状态和输入信号来确定的，它会 随着状态的变化而变化。
工作原理
状态表示
时序逻辑电路中的状态通常由存储元件（如触发器）来存储，根据 输入信号的变化，电路的状态会随之改变。
状态转移
时序逻辑电路中的状态转移是由输入信号和当前状态共同决定的， 根据一定的逻辑关系，电路会从一个状态转移到另一个状态。
。
02
可编程逻辑控制器（PLC）
在工业控制系统中，时序逻辑电路用于实现可编程逻辑控制器，用于自
动化控制和数据处理。
03
传感器接口
时序逻辑电路用于实现传感器接口电路，将传感器的模拟信号转换为数
字信号，并传输给微控制器或可编程逻辑控制器进行处理。
04
CATALOGUE
时序逻辑电路的优化
优化设计
设计
使用基本的逻辑门电路， 根据需求逐一设计电路。
自动化工具设计
使用EDA（电子设计自动 化）工具进行设计，提高 设计效率。
混合设计
结合手工设计和自动化工 具设计，根据具体情况选 择合适的设计方法。
设计工具
硬件描述语言
使用Verilog或VHDL等硬件描述语言进行设计。
EDA工具
时序逻辑电路
目录
• 时序逻辑电路简介 • 时序逻辑电路设计 • 时序逻辑电路的应用 • 时序逻辑电路的优化 • 时序逻辑电路的发展趋势
01
CATALOGUE
时序逻辑电路简介
定义与分类
定义
时序逻辑电路是一种具有记忆功 能的电路，它能够根据输入信号 的变化，按照一定的逻辑关系， 输出相应的信号。
分类
输出信号
时序逻辑电路的输出信号是根据当前状态和输入信号来确定的，它会 随着状态的变化而变化。
数字电路教案-阎石-第七章-时序逻辑电路
第 7 章时序逻辑电路概括时序电路在任何时辰的稳固输出，不单与该时辰的输入信号相关，并且还与电路本来的状态相关。
输X 1 Y1 输入Y m 出X p 组合电路Q1 W1Q t 储存电路W r图时序逻辑电路的构造框图2、时序电路的分类（1）依据时钟分类同步时序电路中，各个触发器的时钟脉冲同样，即电路中有一个一致的时钟脉冲，每来一个时钟脉冲，电路的状态只改变一次。
异步时序电路中，各个触发器的时钟脉冲不一样，即电路中没有一致的时钟脉冲来控制电路状态的变化，电路状态改变时，电路中要更新状态的触发器的翻转有先有后，是异步进行的。
（2）依据输出分类米利型时序电路的输出不单与现态相关，并且还决定于电路目前的输入。
穆尔型时序电路的其输出仅决定于电路的现态，与电路目前的输入没关；或许根本就不存在独立设置的输出，而以电路的状态直接作为输出。
时序逻辑电路的剖析方法时序电路的剖析步骤：电路图时钟方程、输出方程、驱动方程状态方程计算状态表（状态图、时序图）判断电路逻辑功能剖析电路可否自启动。
同步时序电路的剖析方法剖析举例： [ 例 7.2.1]异步时序电路的剖析方法剖析举例： [ 例 7.2.3]计数器观点：在数字电路中，能够记忆输入脉冲CP个数的电路称为计数器。
计数器累计输入脉冲的最大数量称为计数器的“模”，用 M表示。
计数器的“模”实质上为电路的有效状态。
计数器的应用：计数、准时、分频及进行数字运算等。
计数器的分类：(1)按计数器中触发器翻转能否同步分：异步计数器、同步计数器。
(2)按计数进制分：二进制计数器、十进制计数器、 N进制计数器。
(3)按计数增减分：加法计数器、减法计数器、加 / 减法计数器。
异步计数器一、异步二进制计数器1、异步二进制加法计数器剖析图由JK触发器构成的4位异步二进制加法计数器。
剖析方法：由逻辑图到波形图（全部 JK 触发器均构成为 T/触发器的形式，且后一级触发器的时钟脉冲是前一级触发器的输出 Q），再由波形图到状态表，从而剖析出其逻辑功能。
第七章-时序逻辑电路-ppt课件(全)
Q Q
图7-3 同步RS触发器的状态转换图
图7-4 同步RS触发器的波形图
时序逻辑电路
d.时序图（波形图）
触发器的功能也可以用输入、输出波形图直观地表现出 来。反映时钟脉冲CP、输入信号R、S及触发器状态Q对应关 系的工作波形图叫时序图。图7-4所示为同步RS触发器的波 形图。
综上所述，描写触发器逻辑功能的方法主要有状态表、 特性方程、激励表、状态转换图和波形图(又称时序图)等五 种。它们之间可以相互转换。
器，与非门G3、G4组成输入控制门电路，控制端信号CP由一
个标准脉冲信号源提供。
（a）逻辑图
（b）逻辑符号
图7-2 同步RS触发器
时序逻辑电路
b.逻辑功能分析
当CP＝0时，控制门G3、G4关闭，不管R端和S端的信号如何
变化，G3、G4门都输出1。这时，触发器的状态保持不变。
表7-2 同步RS触发器的状态表
输入状态的变化而改变。
不难看出，同步RS触发器是将R、S信号经G3、G4门倒相
后控制基本RS触发器工作，因此同步RS触发器是高电平触发
翻转，故其逻辑符号中不加小圆圈。同时，外加R、S信号加
到输入端，并不能引起触发器的翻转，只有在时钟脉冲的配 合下，才能使触发器由原来的状态翻转到新的状态。故称 “同步”。由此可得同步RS触发器的状态表7-2。
时序逻辑电路
7.1.2 JK触发器 JK触发器是一种功能比较完善，应用极广泛的触发器。
它的一种典型结构为主从JK触发器。 7.1.2.1 主从JK触发器
（a）逻辑符号
（b）逻辑图
图7-7 主从JK触发器
时序逻辑电路
（1）电路结构
如图7-7所示为主从型JK触发器的逻辑图和逻辑符号。 从整体上看，该电路上下对称，它由上、下两级同步RS触发
图7-3 同步RS触发器的状态转换图
图7-4 同步RS触发器的波形图
时序逻辑电路
d.时序图（波形图）
触发器的功能也可以用输入、输出波形图直观地表现出 来。反映时钟脉冲CP、输入信号R、S及触发器状态Q对应关 系的工作波形图叫时序图。图7-4所示为同步RS触发器的波 形图。
综上所述，描写触发器逻辑功能的方法主要有状态表、 特性方程、激励表、状态转换图和波形图(又称时序图)等五 种。它们之间可以相互转换。
器，与非门G3、G4组成输入控制门电路，控制端信号CP由一
个标准脉冲信号源提供。
（a）逻辑图
（b）逻辑符号
图7-2 同步RS触发器
时序逻辑电路
b.逻辑功能分析
当CP＝0时，控制门G3、G4关闭，不管R端和S端的信号如何
变化，G3、G4门都输出1。这时，触发器的状态保持不变。
表7-2 同步RS触发器的状态表
输入状态的变化而改变。
不难看出，同步RS触发器是将R、S信号经G3、G4门倒相
后控制基本RS触发器工作，因此同步RS触发器是高电平触发
翻转，故其逻辑符号中不加小圆圈。同时，外加R、S信号加
到输入端，并不能引起触发器的翻转，只有在时钟脉冲的配 合下，才能使触发器由原来的状态翻转到新的状态。故称 “同步”。由此可得同步RS触发器的状态表7-2。
时序逻辑电路
7.1.2 JK触发器 JK触发器是一种功能比较完善，应用极广泛的触发器。
它的一种典型结构为主从JK触发器。 7.1.2.1 主从JK触发器
（a）逻辑符号
（b）逻辑图
图7-7 主从JK触发器
时序逻辑电路
（1）电路结构
如图7-7所示为主从型JK触发器的逻辑图和逻辑符号。 从整体上看，该电路上下对称，它由上、下两级同步RS触发
触发器及时序逻辑电路电子教案
触发器及时序逻辑电路电子教案第一章：触发器的基本概念1.1 触发器的定义1.2 触发器的作用1.3 触发器的分类1.4 触发器的重要特性第二章：基本触发器2.1 RS触发器2.2 NS触发器2.3 D触发器2.4 JK触发器2.5 T触发器2.6 触发器之间的转换第三章：触发器的功能仿真与验证3.1 触发器的功能仿真工具3.2 触发器的功能仿真步骤3.3 触发器的功能验证方法3.4 触发器功能仿真与验证实例第四章：时序逻辑电路的基本概念4.1 时序逻辑电路的定义4.2 时序逻辑电路的作用4.3 时序逻辑电路的分类4.4 时序逻辑电路的重要特性第五章：计数器与寄存器5.1 计数器的基本概念5.2 计数器的分类5.3 寄存器的基本概念5.4 寄存器的分类5.5 计数器与寄存器的设计实例第六章：触发器的实际应用6.1 触发器在数字电路设计中的应用6.2 触发器在通信系统中的应用6.3 触发器在计算机系统中的应用6.4 触发器在其他领域的应用第七章：时序逻辑电路的设计方法7.1 时序逻辑电路的设计流程7.2 状态编码的设计方法7.3 时序逻辑电路仿真与验证7.4 时序逻辑电路设计实例第八章：触发器与时序逻辑电路的故障分析与检测8.1 触发器与时序逻辑电路的常见故障8.2 故障原因分析8.3 故障检测方法8.4 故障检测与排除实例第九章：触发器及时序逻辑电路的发展趋势9.1 新型触发器的研究与发展9.2 新型时序逻辑电路的研究与发展9.3 触发器及时序逻辑电路在未来的应用前景9.4 发展趋势对教学与研究的启示第十章：总结与展望10.1 触发器及时序逻辑电路的重要性和应用领域10.2 学习过程中的挑战与收获10.3 对未来学习的展望10.4 对触发器及时序逻辑电路研究的期望重点和难点解析第五章：计数器与寄存器计数器与寄存器的设计实例第六章：触发器的实际应用触发器在数字电路设计中的应用触发器在通信系统中的应用触发器在计算机系统中的应用触发器在其他领域的应用第七章：时序逻辑电路的设计方法状态编码的设计方法时序逻辑电路仿真与验证时序逻辑电路设计实例故障原因分析故障检测方法故障检测与排除实例第九章：触发器及时序逻辑电路的发展趋势新型触发器的研究与发展新型时序逻辑电路的研究与发展触发器及时序逻辑电路在未来的应用前景发展趋势对教学与研究的启示对于每个重点环节的详细补充和说明如下：第五章：计数器与寄存器设计实例应重点讲解如何根据需求确定计数器或寄存器的类型、状态机的设计、输入输出关系的确定，以及如何进行真值表和状态转换表的编写。
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各触发器的驱动方程: D 3Q 3Q 0Q 2Q 1Q 0 D 2Q 2 Q 1Q 2 Q 0Q 2 Q 1 Q 0 D 1Q 1Q 0Q 3Q 1Q 0 D0 Q0
(3)画出逻辑电路图
D 3Q 3Q 0Q 2Q 1Q 0 D 2Q 2 Q 1Q 2 Q 0Q 2 Q 1 Q 0
D 1Q 1Q 0Q 3Q 1Q 0 D0 Q0
DSL 和DSR分别是左移和右移串行输入。D0、D1、D2和D3是并行输 入端。
Q0和Q3分别是左移和右移时的串行输出端，Q0、Q1、Q2和Q3为并 行输出端。
∧
Q0Q1Q2Q3
CP
S0
74194 DSR
S1
RD D0D1 D2 D3 DSL
Vcc Q0 Q1 Q2 Q3 CP S1 S0
16 15 14 13 12 11 10 9
R0（1）、R0（2） 11
R9（1）、R9（2）
0
×
×
0
0× ×0
1
1
0× ×0
0
×
×
0
时钟 CP1 CP2 ××
×× ↓1 1↓ ↓ QA
QD ↓ 11
输出 QD QC QB QA
功能
0 0 00
清0
1 0 01
置9
QA输出
QDQCQB输出 QDQCQBQA输
出 8421BCD码 QAQBQCQD输
出 5421BCD码
不变
二进制计数 五进制计数 十进制计数
十进制计数 保持
用集成计数器的构成任意进制计数器
为降低成本，计数器的定型产品须有足够的批量，
故常见的定型产品有：十进制、十六进制（4位二 进制）、7位二进制、12位二进制、14位二进制 等。若需其它进制计数器，可在此基础上进行设计。
00 0 1 0 1 01 0 1 0 1 11 x x x x 10 0 0 x x
D2
00 01 11 10
00 0 0 1 0 01 1 1 0 1 11 x x x x 10 0 0 x x
D0
00 01 11 10
00 1 0 0 1 01 1 0 0 1 11 x x x x 10 1 0 x x
输 串行输入
DSL DSR ×× ×× ×1 ×0 1× 0× ××
入 时钟 CP
× × ↑ ↑ ↑ ↑ ↑
并行输入
D0 D1 D2 D3 ×××× ×××× ×××× ×××× ×××× ×××× D0 D1 D2 D3
输出
Q0 Q1 Q2 Q3 0000
Q0n Q1n Q2n Q3n
1 Q0n Q1n Q2n 0 Q0n Q1n Q2n Q1n Q2n Q3n 1 Q1n Q2n Q3n 0 D0 D1 D2 D3
CP
CR DOL
串行输出 （左移）
∧ ∧ ∧ ∧
&
≥1
FF0
1D
C1 RQ
&
≥1
FF1
1D
C1 RQ
&
≥1
FF2
1D
C1 R
Q
1
&
≥1
FF3
1D
C1 R
Q
DSL 串行输入 （左移）
DOR 串行输出 （右移）
Q0 并
Q1 行
Q2 输
Q3 出
三、集成移位寄存器74194
74194为四位双向移位寄存器。
置位
S9(1) S9(2)
CP0
二进制84计21数码十进制计五5数进42器制1码计十数进器制计数器
Q0
Q1
Q2
Q3
＆
SQ
1J C1
FF0
1K Q R
1J Q
C1 FF1
1K
＆R Q
1J Q
C1 FF2
1K
＆R Q
＆ 1J Q
S C1
FF3
R 1K Q
CP1 R0(1) R0(2)
复 位＆
输入
清0
置9
d0 d1 d2 d3
×××× ××××
输出 Q0 Q1 Q2 Q3
0000 d0 d1 d2 d3
保持 保持
D3
工作模式
异步清零 数码寄存 数据保持 数据保持
1．单向移位寄存器
（1）右移寄存器（D触发器组成的4位右移寄存器） 右移寄存器的结构特点：左边触发器的输出端接右邻触发器的输入端。
并
行
输
74194
1 2 3 4 5 6 78
RD DSR D0 D1 D2 D3 DSLGND
74194的功能表
∧
Q0Q 1Q2Q 3
CP
S0
74194 D SR
S1
RD
D 0 D 1 D2 D 3 DSL
清零 控 制 RD S1 S0 0 ×× 1 00 1 01 1 01 1 10 1 10 1 11
2
0 0 1 0 0 0 1 1 0 0 11
3
0 0 1 1 0 1 0 0 0 1 00
4
0 1 0 0 0 1 0 1 0 1 01
5
0 1 0 1 0 1 1 0 0 1 10
6
0 1 1 0 0 1 1 1 0 1 11
7
0 1 1 1 1 0 0 0 1 0 00
8
1 0 0 0 1 0 0 1 1 0 01
（2）左移寄存器
左移寄存器的结构特点：右边触发器的输出端接左邻触发器的输入端。
并
行
输
出
串行输出
Q0
Q1
Q2
∧ ∧ ∧ ∧
FF0 D0 1D Q
C1 R
FF1 D1 1D Q
C1 R
FF2 D2 1D Q
C1 R
FF3 D3 1D Q
C1 R
CP CR
2 ．双向移位寄存器
Q3
DI 串行输入
将右移寄存器和左移寄存器组合起来，并引入一控制端S便构成 既可左移又可右移的双向移位寄存器。
D触发器组成的双向移位寄存器：
其中，DSR为右移串行输入端，DSL为左移串行输入端。 当S=1时，D0=DSR、D1=Q0、D2=Q1、D3=Q2，实现右移操作； 当S=0时，D0=Q1、D1=Q2、D2=Q3、D3=DSL，实现左移操作。
移位控制
S
1
S=1：右移
S=0：左移
DSR
1
串行输入
（右移）
1101 1100
1000 0111 0110 0101
1111 1110
该电路能够自启动。
7.6 集成计数器
一、十进制同步可逆计数器(74192)
输入
输出
CR L D CPU CPD D3 D2 D1 D0 Q3 Q2 Q1 Q0
14
1 × × × × ××× 0 0 0 0
5
4
0 0 × × D3 D2 D1 D0 D3 D2 D1 D0
LD CP RD EP ET D0 D1 D2 D3
RCO 15
Q1 Q2 Q3 Q4
14 13 12 11
74161
注意正常计数时 各控制端状态
74161状态转换图与波形图
C=Q0•Q1•Q2• Q3•ET
用C作为下一级计数器的计数脉冲时，应为下降沿有效。 多片级连时，进位是脉冲沿的概念。
三、二—五—十进制异步加法计数器
Cr DIR D0 D1 D2 D3DILGND 5V SB 清零
7.4 二进制计数器
计数器是数字系统中使用最广泛的时序电路之一。 计数：计时钟脉冲的个数。
应用：
对时钟脉冲计数，用于分频(亦称分频器)、定时，产生脉冲 序列及节拍脉冲，进行数字运算等。
分类：
按计数增减分为
加法计数 减法计数 可逆计数
& 1
CP CR
R C1 1D
FF3
Q3
＞ ＞ ＞ ＞
& 1
R C1 1D FF2 Q2
& 1
R C1 1D FF1 Q1
R C1 1D FF0 Q0
(4) 画出完整的状态图，检查设计的计数器能否自启动。0010 0011
1011 1010
1001
0100
11
15
0 1 ↑ 1 × × × × 加法计数
1
10
0 1 1 ↑ × × × × 减法计数
9
CR CO
CPU BO
CPD
LD Q0
D0 D1
74192QQ21
D2 Q3
D3
12 13
3 2 6 7
0 1 1 1 ××××
保持
二、同步四位二进制加法计数器(74161)
异步清零 同步置数
9 2 1 7 10 3 4 5 6
Q0n+1=DSI Q1n+1 = Q0n Q2n+1 =Qn1 Q3n+1 =Qn2
1CP 后 1 2CP 后 1 3CP 后 0 4CP 后 1
10 0 0 1 10 0 0 11 0 1 01 1
1011 DSI CP
FF0 Q0 FF1 Q1 FF2 Q2 FF3 Q3
1D
1D
1D
1D
＞ C1
9
1 0 0 1 0 0 0 0 0 0 00
…
1 0 1 0 × × × × × ×××
1 1 1 1 × × × × × ×××
(2) 画出卡诺图，求出D触发器的驱动方程
D3
00 01 11 10
00 0 0 0 0 01 0 0 1 0 11 x x x x 10 1 0 x x