高速高精度钟控比较器的设计

总619期第9期2017年9月河南科技Henan Science and Technology一种新型消除失调电压的高速高精度比较器郭潘杰（中国空空导弹研究院，河南洛阳471000）摘要：本文提出一种新型消除失调电压的高速高精度CMOS比较器。

该比较器克服传统消除失调技术在信号通路引入电容的缺陷，具有更快的速度。

设计的比较器采用TSMC0.35μm2P4M工艺。

采用CADENCE软件SPECTRE仿真器仿真，该比较器在64MHz的时钟频率下，失调电压减小了92.6%，其延时时间仅为2.68ns，最小分辨率为33μV。

关键词：比较器；前置放大器；消除失调技术中图分类号：TN792文献标识码：A文章编号：1003-5168（2017）09-0045-03A Novel Design of Offset Calibrating High-speed High-resolutionCMOS ComparatorGuo Panjie（China Airborne Missile Academy，Luoyang Henan471000）Abstract:This paper presented a novel design of offset calibrating high-speed high-resolution CMOS com⁃parator,which is consisting of pre-amplifier and latch.The proposed comparator can deal with the shortage that traditional offset calibrating may introduce the capacitor on the access of signal.So comparing to the traditional one,the proposed new designed comparator can work with much more speed.Proposed compara⁃tor circuit is implemented in TSMC0.35um CMOS2P4M technology.It is adopted by the SPECTRE simu⁃lator of CADENCE software.From the result of64MHz clock frequency simulation,it can be seen that the offset is reduced by92.6%and the delay is only2.68ns and the resolution is33μV.Keywords:comparator；pre-amplifier；offset calibrating1介绍在现代通信和信息处理系统中，高性能A/D转换器作为连接模拟和数字世界的重要通道被广泛应用于医学图像、高速数据变换等重要设计领域。

高速高精度比较器设计
孙宇凯;王尧;王梅梅
【期刊名称】《智能城市应用》
【年(卷),期】2022(5)1
【摘要】随着通讯、视频、声纳等技术发展的越来越快,超高速模数转换器(ADC)的设计也日益重要。

全并行结构(Full Flash)ADC作为首选结构,被应用于超高速中精度ADC。

比较器作为Flash ADC中的重要组成部分,其速度、功耗和噪声决定了ADC的速度、精度和功耗。

文中基于预放大再生锁存理论,基于65nm工艺,设计了一种工作在1GHz时钟周期下的超高速CMOS比较器电路,采用电荷存储失调校准技术使得失调电压15小于5.7mV,并采用可再生latch加速比较器输出电压翻转,可以在一个1GHz时钟周期内完成比较,分辨率在0.3mV左右。

【总页数】4页(P95-98)
【作者】孙宇凯;王尧;王梅梅
【作者单位】中华通信系统有限责任公司河北分公司
【正文语种】中文
【中图分类】TN47
【相关文献】
1.一种用于ADC电路的高速高精度比较器设计
2.ZJ03高速高精度锁定电压比较器的设计
3.高速高精度钟控比较器的设计
4.高速高精度比较器的设计
5.一种高速高精度比较器的设计
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GPS高精度的时钟的设计和实现GPS（全球定位系统）是一种基于卫星的导航系统，可以提供非常精确的时间信息。

GPS时钟是通过接收卫星信号并精确计算其到达时刻来获得高精度的时间。

以下是GPS高精度时钟的设计和实施的详细说明。

设计：1.GPS接收器选择：选择高灵敏度和高性能的GPS接收器。

这将确保接收器可以在较差的信号情况下也能正常工作，并提供高精度的时间信息。

2.天线设计：选择一种高质量的GPS天线，以确保接收器能够有效地接收卫星信号。

通过使用高增益的方向性天线，可以提高信号接收的灵敏度。

3.时钟电路设计：设计一个高精度的时钟电路，以确保时间计算的准确性。

该电路可以采用晶体振荡器作为基准时钟源，并使用锁相环（PLL）控制电路来调整和稳定时钟频率。

4.数据处理和计算：GPS接收器会接收到卫星发送的精确时间和位置信息。

使用计算机或微控制器来接收和处理这些数据，并使用GPS接口协议来解码和计算时间。

确保使用高速和高效的计算方法来确保高精度的时间计算。

实施：1.安装天线和接收器：将GPS天线安装在一个高处，远离任何可能导致信号干扰的物体，例如建筑物或大型金属结构。

将接收器连接到天线，并确保信号连接良好。

2.启动接收器和计算设备：启动GPS接收器，并将其连接到计算设备（计算机或微控制器）。

确保设备之间正确配置和通信，以便正确接收和处理GPS数据。

3.数据接收和处理：接收器将开始接收卫星信号，并获取精确的时间和位置信息。

计算设备将接收并处理这些数据，并根据计算算法计算出高精度的时间。

确保实现高速和高效的数据处理和计算方法。

4.时间校准和稳定：根据计算的高精度时间信息，调整时钟电路的频率，并保持其稳定。

使用锁相环控制电路可以自动调整频率。

定期校准电路，以确保准确性和稳定性。

5.系统测试和验证：对GPS高精度时钟进行系统测试和验证，以确保其在不同环境条件下的准确性和稳定性。

使用其他时间参考源（如国家精确时间源）进行对比测试，并进行校准和调整。

高速比较器的设计机理研究熊召新【摘要】针对高速比较器,定性分析了影响比较器速度的因素,探讨了在设计预放大锁存比较器时,如何调整前置放大器增益大小及减小比较器延时,定量给出比较器的前置放大器的增益及延时时间。

最后基于VIS 0.4μm BCD工艺,使用Hspice进行了电路仿真分析,仿真结果验证了理论分析的正确性。

【期刊名称】《陕西理工大学学报：自然科学版》【年(卷),期】2017(033)006【总页数】6页(P13-18)【关键词】高速比较器;低功耗模拟设计;预放大锁存比较器;BCD工艺【作者】熊召新【作者单位】陕西理工大学物理与电信工程学院,陕西汉中723000;【正文语种】中文【中图分类】TN820.1比较器是模数转换器或数字DC-DC变换器的关键模块之一，决定着A/D和数字DC-DC变换器的速度、精度和功耗指标。

比较器电路是数模混合集成电路中的最基本模块之一，被广泛应用于模数转换器(A/D)[1]、数字DC-DC转换器等电路系统中。

随着数字通信、数字化雷达、软件无线电等技术的高速发展，推动比较器向着快速方向发展。

与此同时，随着半导体技术的发展，半导体器件工艺尺寸的降低，促进在集成电路设计中采用更多低功耗设计技术。

在高速低功耗的模数转换器设计中，比较器是其中的关键模块，其速度、功耗和噪声等性能对模数转换器有着至关重要的影响。

通常采用多级开环比较器[2]、动态锁存再生比较器[3-4]或预放大锁存比较器[5]等结构来获得较高的速度，多级开环比较器能够获得较高的速度和精度，但受到多级放大器带来的带宽限制影响，很难实现非常高的速度。

动态锁存比较器可以实现较高的速度，但是由于其结构限制，失调电压较大，精度较低。

预放大锁存比较器，在动态比较器前增加一级放大器，速度和精度能力较为均衡。

本文以预放大锁存比较器为研究对象，研究了影响比较器速度的主要因素，研究结果表明，预放大器和数字锁存器之间的级间负载电容对比较器前置放大器速度影响较大，实际电路设计中要设法降低级间电容的大小。

高速比较器电路设计English Answer:High-Speed Comparator Circuit Design.High-speed comparators are essential components in various electronic systems, such as high-speed data converters, communication systems, and instrumentation. They are designed to compare two input signals and produce a digital output that indicates which signal is larger. The performance of a high-speed comparator is characterized by its speed, accuracy, and power consumption.To design a high-speed comparator, several factors need to be considered:1. Amplifier Design: The amplifier stage is the heart of the comparator. It should provide high gain and bandwidth to amplify the input signals and produce a clean digital output. Different amplifier topologies, such asdifferential amplifiers, folded-cascode amplifiers, and telescopic amplifiers, can be used depending on the desired performance.2. Regeneration Circuit: The regeneration circuit converts the amplified signal into a digital output. It typically consists of a positive feedback loop that amplifies the output signal and drives it to one of the two stable states (high or low). Several regeneration circuit topologies, such as latches, flip-flops, and sense amplifiers, can be used.3. Offset Cancellation: Input offset voltage is a critical parameter that affects the accuracy of the comparator. It is caused by mismatches in the amplifier stage and can lead to errors in the output. Various offset cancellation techniques, such as auto-zeroing, chopper stabilization, and correlated double sampling, can be employed to minimize the offset voltage.4. Layout Considerations: The layout of the comparator circuit plays a significant role in its performance. Properrouting of signals, placement of components, and grounding techniques are crucial to minimize parasitic effects and ensure stability.Design Example:As an example, a high-speed comparator circuit using a differential amplifier and a latch-based regeneration circuit can be designed. The differential amplifier provides high gain and bandwidth, while the latch circuit converts the amplified signal into a digital output. The input offset voltage can be minimized using auto-zeroing techniques. The layout can be optimized to minimize parasitic effects and ensure stability.Conclusion:High-speed comparator circuit design requires careful consideration of various factors, including amplifier design, regeneration circuit, offset cancellation, and layout considerations. By optimizing these parameters,high-performance comparators with high speed, accuracy, andlow power consumption can be achieved.中文回答：高速比较器电路设计。

高速高精度钟控比较器的设计在现代通信和信号处理系统中，高性能A／D 转换器作为连接模拟和数字世界的重要通道被广泛应用于医学图像、高速数据变换及QAM 调制器等重要设计领域。

比较器是模数转换器设计的核心单元，其精度、速度、失调电压和回馈噪声等因素直接影响着系统模块的整体性能。

传统的预放大锁存比较器通过采用3 级或3 级以上级联的预放大器结构降低比较器的传输延时和回馈噪声，但这些指标是以较高的功耗和增加芯片面积为代价的。

典型的A-B 型动态锁存比较器具有高速、低功耗的特点，但该结构存在着较大的回馈噪声和失调电压，限制了比较器精度的提高。

综合考虑以上因素，基于TSMC 0.18μm CMOS 标准工艺，本文设计了一种可应用于高速高精度A／D 转换器的比较器结构，给出了提高比较速度和降低回馈噪声的理论和方法，并基于此进行了电路的设计与优化。

1 比较器电路设计本文设计的高速高精度钟控比较器从功能上可划分为3 级，包括预放大级，钟控比较级，输出缓冲级，如图1 所示。

输入信号通过预放大级电路放大，并由时钟信号控制把放大后的信号传输到钟控比较级进行再生比较，最后利用正反馈结构的输出缓冲级电路将输出电压迅速转化成逻辑电平。

1．1 预放大级为了满足高速、高精度的要求，预放大器的设计原则是高带宽低增益。

单纯的以MOS 二极管和电流源为负载的放大器具有有限的增益带宽积，不能同时兼顾速度和精度的要求，使用二极管和电流源负载的混合结构可以满足良好的增益和带宽的折衷。

针对图l 中预放大级，VM1、VM2 构成差分放大管，二极管方式连接的MOS 管VM8，VM9 为差分对的有源负载，增加PMOS 镜像电流源VM6、VM7 的目的是使输入晶体管偏置电流的一部分由。

高速时钟设计在现代电子系统中，时钟频率是一个非常重要的因素。

高速时钟是指高频率的时钟信号，它可以让电子系统更快地运行并执行更多的任务。

因此，在设计高性能电路板时，高速时钟的设计是非常关键的。

本文将探讨高速时钟设计的关键因素，包括时钟频率、时钟分配方案、时钟缓冲和驱动电路。

时钟频率在高速时钟设计中，时钟频率是非常重要的。

时钟频率指的是时钟信号每秒钟的振荡次数。

高性能系统需要高的时钟频率来保证更高的速度和更多的计算能力。

然而，随着时钟频率的提高，电路中会出现更多的噪声和干扰。

因此，设计人员需要在时钟频率和系统可靠性之间找到平衡点。

时钟分配方案高速时钟信号需要分配到整个系统中的不同模块。

在时钟分配方案中，需要考虑时钟的传输延迟、时钟路径的长度和时钟网络的容量。

时钟信号的传输延迟可能会导致系统中的时钟不同步，从而影响系统的性能。

因此，需要在时钟分配方案中考虑时钟传输的延迟和同步。

时钟缓冲时钟缓冲是为了减少时钟信号传输延迟和时钟偏移而引入的一种电路。

时钟缓冲需要满足低功耗、低延迟和高稳定性等要求。

在高速时钟设计中，时钟缓冲应该选用高速锁相环 (PLL) 等高速缓冲电路，从而保证时钟信号的稳定性和传输延迟。

驱动电路驱动电路是产生时钟信号的电路。

在高速时钟设计中，需要采用高速电路和有源元件来产生高质量的时钟信号。

同时，驱动电路还需要考虑时钟频率、电路开销、功耗等因素，因此需要在时钟电路设计过程中予以综合考虑。

总结高速时钟设计是电子系统设计中的一个重要方面。

设计人员需要考虑到时钟频率、时钟分配方案、时钟缓冲和驱动电路等因素，并综合考虑不同因素之间的关系，从而设计出高性能电子系统。

随着电子系统的不断发展和创新，高速时钟设计将继续发挥重要作用，推动整个电子产业的发展。

一种中速高精度模拟电压比较器的设计1引言在A／D转换器中，比较器重要性能指标是工作速度、精度、功耗、输入失调电压、正反馈时产生的回程噪声等，这些指标影响和制约着整个A／D转换器的性能。

高速比较器速度较快，一般采用锁存器(Latch)结构，但是失调和回程噪声较大，精度在8位以下，用于闪烁(Flash)、流水线(Pipeline)型等高速A/D转换器。

高精度比较器可分辨小电压，但速度相对较慢，一般采用多级结构，且较高的精度决定失调校准的必要性。

这里设计的比较器是用于输入范围2．5V、速度1MS／s、精度12位的逐次逼近型A／D转换器，为了满足A／D转换器的性能指标，则需采用中速高精度的比较器。

2比较器的设计由于该比较器用于输入电压2．5V、速度1MS／s、精度12位的逐次逼近型A／D转换器，因此比较器的精度至少应达到1／2LSB，即0．3mV的电压，速度高于12MHz，并且需要考虑一定的设计余量，所以暂定指标为精度O．2mV、速度20MHz。

该中速高精度的比较器通常采用多级结构实现。

在利用锁存器速度高、功耗小等优点的基础上，采用3级前置放大器组成的预放大级提高精度；采用输入失调储存与输出失调储存技术相结合的办法降低甚至抵消失调的影响；采用共源共栅、源随器结构的前置放大器和锁存器的时钟控制来抑制回程噪声的影响；采用数字触发电路获得高性能的数字输出信号。

需要注意的是必须准确处理好比较器的各个工作阶段，使其各部分协调工作，降低相互之间的干扰，以达到最优的性能。

2．1总体结构与失调校准技术图1为比较器电路的总体结构框图。

采用3级电容耦合的前置放大器加锁存比较器的结构，其中耦合电容可用于失调储存，开关用于控制比较器工作。

暂不考虑锁存比较器的时钟控制以及整个电路的复位工作，该比较器工作大致分为2阶段：首先是失调校准阶段，S1断开，S2闭合，使预放级1的正负输入端连接在中间电压Vcm上，同时，S3～S6闭合，这样预放级1的输出失调电压就存储在C1、C2上，预放级2和预放级3的输入失调电压则分别存储于C1、C2和C3、C4；然后是比较阶段，S1闭合，S2～S6断开，比较器开始比较Vcm和Vin，由于预放级1～3的失调电压绝大部分存储在电容C1～C4上，因此失调电压相互抵消，同时由于3级前置放大器增益的存在，锁存比较器失调电压的影响也减小相应倍数。

高速CMOS钟控比较器的设计
随着现代通信技术的广泛应用，高速低功耗的电子设备成为市场的主流，这些设备都依赖高性能的模数转换器(ADC) ，特别是对速度的要求越来越高，高速ADC 成为决定设备性能的关键因素。

而电压比较器是模数转换电路中的
重要模块，比较器的性能往往对转换器的转换速度和精度具有决定性的影响，
高速比较器的设计是高速ADC 设计的关键。

应用于ADC 时，比较器重要的性能指标包括工作速度、精度、功耗、
输入失调电压(offset voltage)和踢回噪声( kickback noise)等。

锁存比较器是常用的一种比较器，具有速度高、功耗小的特点。

它通过正反馈机制，将输入的模
拟信号再生成数字信号。

在再生节点，较高的电压变化会通过寄生电容耦合到
输入端，形成踢回噪声，从而破坏输入信号。

此外，锁存比较器的速度和失调
也是一对矛盾，为了提高比较器的性能，需要在它们之间进行折中。

采用预放大级、判断级、输出级这一结构设计的比较器具有低输入失调
电压和低踢回噪声，预放大器进行输入信号的放大以提高输入信号的灵敏度，
并且把比较器的输入信号与来自正反馈判断级的踢回噪声隔离开，这一点对保
证电路的性能非常重要。

本文通过理论和仿真对比较器结构进行了分析，优化预放大电路和比较
电路，设计了一种由预放大级、判断级、输出级构成的钟控比较器。

把时钟脉
冲应用于比较器的设计，极大地提高了比较器的性能和速度，该结构的比较器
具有低输入失调电压和低踢回噪声的特点，速度快，精度高，适用于高速Flash ADC 电路。

1比较器电路设计
比较器总体电路如1. 1预放大级电路。