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总619期第9期2017年9月河南科技Henan Science and Technology一种新型消除失调电压的高速高精度比较器郭潘杰（中国空空导弹研究院，河南洛阳471000）摘要：本文提出一种新型消除失调电压的高速高精度CMOS比较器。
该比较器克服传统消除失调技术在信号通路引入电容的缺陷，具有更快的速度。
设计的比较器采用TSMC0.35μm2P4M工艺。
采用CADENCE软件SPECTRE仿真器仿真，该比较器在64MHz的时钟频率下，失调电压减小了92.6%，其延时时间仅为2.68ns，最小分辨率为33μV。
关键词：比较器；前置放大器；消除失调技术中图分类号：TN792文献标识码：A文章编号：1003-5168（2017）09-0045-03A Novel Design of Offset Calibrating High-speed High-resolutionCMOS ComparatorGuo Panjie（China Airborne Missile Academy，Luoyang Henan471000）Abstract:This paper presented a novel design of offset calibrating high-speed high-resolution CMOS com⁃parator,which is consisting of pre-amplifier and latch.The proposed comparator can deal with the shortage that traditional offset calibrating may introduce the capacitor on the access of signal.So comparing to the traditional one,the proposed new designed comparator can work with much more speed.Proposed compara⁃tor circuit is implemented in TSMC0.35um CMOS2P4M technology.It is adopted by the SPECTRE simu⁃lator of CADENCE software.From the result of64MHz clock frequency simulation,it can be seen that the offset is reduced by92.6%and the delay is only2.68ns and the resolution is33μV.Keywords:comparator；pre-amplifier；offset calibrating1介绍在现代通信和信息处理系统中，高性能A/D转换器作为连接模拟和数字世界的重要通道被广泛应用于医学图像、高速数据变换等重要设计领域。
高速高精度比较器设计
孙宇凯;王尧;王梅梅
【期刊名称】《智能城市应用》
【年(卷),期】2022(5)1
【摘要】随着通讯、视频、声纳等技术发展的越来越快,超高速模数转换器(ADC)的设计也日益重要。
全并行结构(Full Flash)ADC作为首选结构,被应用于超高速中精度ADC。
比较器作为Flash ADC中的重要组成部分,其速度、功耗和噪声决定了ADC的速度、精度和功耗。
文中基于预放大再生锁存理论,基于65nm工艺,设计了一种工作在1GHz时钟周期下的超高速CMOS比较器电路,采用电荷存储失调校准技术使得失调电压15小于5.7mV,并采用可再生latch加速比较器输出电压翻转,可以在一个1GHz时钟周期内完成比较,分辨率在0.3mV左右。
【总页数】4页(P95-98)
【作者】孙宇凯;王尧;王梅梅
【作者单位】中华通信系统有限责任公司河北分公司
【正文语种】中文
【中图分类】TN47
【相关文献】
1.一种用于ADC电路的高速高精度比较器设计
2.ZJ03高速高精度锁定电压比较器的设计
3.高速高精度钟控比较器的设计
4.高速高精度比较器的设计
5.一种高速高精度比较器的设计
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GPS高精度的时钟的设计和实现GPS（全球定位系统）是一种基于卫星的导航系统，可以提供非常精确的时间信息。
GPS时钟是通过接收卫星信号并精确计算其到达时刻来获得高精度的时间。
以下是GPS高精度时钟的设计和实施的详细说明。
设计：1.GPS接收器选择：选择高灵敏度和高性能的GPS接收器。
这将确保接收器可以在较差的信号情况下也能正常工作，并提供高精度的时间信息。
2.天线设计：选择一种高质量的GPS天线，以确保接收器能够有效地接收卫星信号。
通过使用高增益的方向性天线，可以提高信号接收的灵敏度。
3.时钟电路设计：设计一个高精度的时钟电路，以确保时间计算的准确性。
该电路可以采用晶体振荡器作为基准时钟源，并使用锁相环（PLL）控制电路来调整和稳定时钟频率。
4.数据处理和计算：GPS接收器会接收到卫星发送的精确时间和位置信息。
使用计算机或微控制器来接收和处理这些数据，并使用GPS接口协议来解码和计算时间。
确保使用高速和高效的计算方法来确保高精度的时间计算。
实施：1.安装天线和接收器：将GPS天线安装在一个高处，远离任何可能导致信号干扰的物体，例如建筑物或大型金属结构。
将接收器连接到天线，并确保信号连接良好。
2.启动接收器和计算设备：启动GPS接收器，并将其连接到计算设备（计算机或微控制器）。
确保设备之间正确配置和通信，以便正确接收和处理GPS数据。
3.数据接收和处理：接收器将开始接收卫星信号，并获取精确的时间和位置信息。
计算设备将接收并处理这些数据，并根据计算算法计算出高精度的时间。
确保实现高速和高效的数据处理和计算方法。
4.时间校准和稳定：根据计算的高精度时间信息，调整时钟电路的频率，并保持其稳定。
使用锁相环控制电路可以自动调整频率。
定期校准电路，以确保准确性和稳定性。
5.系统测试和验证：对GPS高精度时钟进行系统测试和验证，以确保其在不同环境条件下的准确性和稳定性。
使用其他时间参考源（如国家精确时间源）进行对比测试，并进行校准和调整。
高速比较器的设计机理研究熊召新【摘要】针对高速比较器,定性分析了影响比较器速度的因素,探讨了在设计预放大锁存比较器时,如何调整前置放大器增益大小及减小比较器延时,定量给出比较器的前置放大器的增益及延时时间。
最后基于VIS 0.4μm BCD工艺,使用Hspice进行了电路仿真分析,仿真结果验证了理论分析的正确性。
【期刊名称】《陕西理工大学学报：自然科学版》【年(卷),期】2017(033)006【总页数】6页(P13-18)【关键词】高速比较器;低功耗模拟设计;预放大锁存比较器;BCD工艺【作者】熊召新【作者单位】陕西理工大学物理与电信工程学院,陕西汉中723000;【正文语种】中文【中图分类】TN820.1比较器是模数转换器或数字DC-DC变换器的关键模块之一，决定着A/D和数字DC-DC变换器的速度、精度和功耗指标。
比较器电路是数模混合集成电路中的最基本模块之一，被广泛应用于模数转换器(A/D)[1]、数字DC-DC转换器等电路系统中。
随着数字通信、数字化雷达、软件无线电等技术的高速发展，推动比较器向着快速方向发展。
与此同时，随着半导体技术的发展，半导体器件工艺尺寸的降低，促进在集成电路设计中采用更多低功耗设计技术。
在高速低功耗的模数转换器设计中，比较器是其中的关键模块，其速度、功耗和噪声等性能对模数转换器有着至关重要的影响。
通常采用多级开环比较器[2]、动态锁存再生比较器[3-4]或预放大锁存比较器[5]等结构来获得较高的速度，多级开环比较器能够获得较高的速度和精度，但受到多级放大器带来的带宽限制影响，很难实现非常高的速度。
动态锁存比较器可以实现较高的速度，但是由于其结构限制，失调电压较大，精度较低。
预放大锁存比较器，在动态比较器前增加一级放大器，速度和精度能力较为均衡。
本文以预放大锁存比较器为研究对象，研究了影响比较器速度的主要因素，研究结果表明，预放大器和数字锁存器之间的级间负载电容对比较器前置放大器速度影响较大，实际电路设计中要设法降低级间电容的大小。
高速比较器电路设计English Answer:High-Speed Comparator Circuit Design.High-speed comparators are essential components in various electronic systems, such as high-speed data converters, communication systems, and instrumentation. They are designed to compare two input signals and produce a digital output that indicates which signal is larger. The performance of a high-speed comparator is characterized by its speed, accuracy, and power consumption.To design a high-speed comparator, several factors need to be considered:1. Amplifier Design: The amplifier stage is the heart of the comparator. It should provide high gain and bandwidth to amplify the input signals and produce a clean digital output. Different amplifier topologies, such asdifferential amplifiers, folded-cascode amplifiers, and telescopic amplifiers, can be used depending on the desired performance.2. Regeneration Circuit: The regeneration circuit converts the amplified signal into a digital output. It typically consists of a positive feedback loop that amplifies the output signal and drives it to one of the two stable states (high or low). Several regeneration circuit topologies, such as latches, flip-flops, and sense amplifiers, can be used.3. Offset Cancellation: Input offset voltage is a critical parameter that affects the accuracy of the comparator. It is caused by mismatches in the amplifier stage and can lead to errors in the output. Various offset cancellation techniques, such as auto-zeroing, chopper stabilization, and correlated double sampling, can be employed to minimize the offset voltage.4. Layout Considerations: The layout of the comparator circuit plays a significant role in its performance. Properrouting of signals, placement of components, and grounding techniques are crucial to minimize parasitic effects and ensure stability.Design Example:As an example, a high-speed comparator circuit using a differential amplifier and a latch-based regeneration circuit can be designed. The differential amplifier provides high gain and bandwidth, while the latch circuit converts the amplified signal into a digital output. The input offset voltage can be minimized using auto-zeroing techniques. The layout can be optimized to minimize parasitic effects and ensure stability.Conclusion:High-speed comparator circuit design requires careful consideration of various factors, including amplifier design, regeneration circuit, offset cancellation, and layout considerations. By optimizing these parameters,high-performance comparators with high speed, accuracy, andlow power consumption can be achieved.中文回答：高速比较器电路设计。
高速高精度钟控比较器的设计在现代通信和信号处理系统中，高性能A／D 转换器作为连接模拟和数字世界的重要通道被广泛应用于医学图像、高速数据变换及QAM 调制器等重要设计领域。
比较器是模数转换器设计的核心单元，其精度、速度、失调电压和回馈噪声等因素直接影响着系统模块的整体性能。
传统的预放大锁存比较器通过采用3 级或3 级以上级联的预放大器结构降低比较器的传输延时和回馈噪声，但这些指标是以较高的功耗和增加芯片面积为代价的。
典型的A-B 型动态锁存比较器具有高速、低功耗的特点，但该结构存在着较大的回馈噪声和失调电压，限制了比较器精度的提高。
综合考虑以上因素，基于TSMC 0.18μm CMOS 标准工艺，本文设计了一种可应用于高速高精度A／D 转换器的比较器结构，给出了提高比较速度和降低回馈噪声的理论和方法，并基于此进行了电路的设计与优化。
1 比较器电路设计本文设计的高速高精度钟控比较器从功能上可划分为3 级，包括预放大级，钟控比较级，输出缓冲级，如图1 所示。
输入信号通过预放大级电路放大，并由时钟信号控制把放大后的信号传输到钟控比较级进行再生比较，最后利用正反馈结构的输出缓冲级电路将输出电压迅速转化成逻辑电平。
1．1 预放大级为了满足高速、高精度的要求，预放大器的设计原则是高带宽低增益。
单纯的以MOS 二极管和电流源为负载的放大器具有有限的增益带宽积，不能同时兼顾速度和精度的要求，使用二极管和电流源负载的混合结构可以满足良好的增益和带宽的折衷。
针对图l 中预放大级，VM1、VM2 构成差分放大管，二极管方式连接的MOS 管VM8，VM9 为差分对的有源负载，增加PMOS 镜像电流源VM6、VM7 的目的是使输入晶体管偏置电流的一部分由。
