xilinx的prom配置经验

《Platform Flash PROM User Guide》中文版FPGA的配置分为主串行和从串行两种，差别在于时钟源不同。

nCF为高时PROM的DO数据有效，nCE和OE使能。

P24和26介绍了接线图和引脚功能。

原型开发优势每写一次可以有4套不同的程序进行测试。

板子测试配置或安全升级设计的版本中写有诊断程序，如果发现原程序不满足要求，可以调用符合要求的程序重新执行，节省了调试时间。

PlatForm具有备份程序的功能。

防止不完整或损坏数据FPGA的所有IO口在DONE为低电平时均不可用，PlatForm满足这个要求。

为什么使用内部解压或晶振Platform PROM片上解压使得用户可以多存储50%的数据。

Platform PROM提供20MHz或者40MHz（默认）的时钟用于将配置数据从PROM送入FPGA。

内部晶振，特别是40MHz的操作只应用于解压模式。

否则，FPGA的CCLK或者外部晶振会用于驱动。

PROM的解压输出数据速率为内部时钟的一半，换言之，解压数据流配置时间是非压缩数据流的两倍。

如果需要快速配置，FPGA的BitGen-g compress方式可以作为压缩模式。

时钟CLKOUT信号在配置过程中，且在nCE低、OE/nRESET高时有效；无效时呈高组态并且需要外部上拉以避免不确定状态。

时钟速率可以配置，默认为1MHz，可以为1,3,6,12等，XCFxxS最大为33MHz。

PROM文件生成和烧写.bit（Bitstream）文件为输入数据流，.mcs文件为输出数据，.cfi文件为配置格式信息文件。

.bit文件为FPGA使用的二进制数据，.mcs文件为PROM运行文件，.cfi（Configuration format information）文件名字与前两者根目录相同。

标准的PROM文件为前两者。

在XCFxxP系列PROM使用多版本程序设计、CLKOUT、解压缩等功能时还需要使用.cfi文件。

Xilinx-FPGA配置的一些细节Xilinx FPGA配置的一些细节2010年07月03日星期六 14:260 参考资料(1) Xilinx: Development System Reference Guide. dev.pdf, v10.1在Xilinx的doc目录下有。

(2) Xilinx: Virtex FPGA Series Configuration and Readback. XAPP138 (v2.8) March 11, 2005在Xilinx网站上有，链接/bvdocs/appnotes/xap p138.pdf(3)Xilinx: Using a Microprocessor to Configure Xilinx FPGAs via Slave Serial or SelectMAP Mode.XAPP502 (v1.5) December 3, 2007在Xilinx网站上有，链接/bvdocs/appnotes/xap p502.pdf注：此外xapp139和xapp151也是和配置相关的。

(4)Xilinx: Virtex-4 Configuration Guide. UG071 (v1.5) January 12, 2007(5) Tell me about the .BIT file format.链接：/FAQ_Pages/0026_Tell_me_about_bit_files.htm1 Xilinx配置过程主要讲一下Startup Sequence。

Startup Sequence由8个状态组成.除了7是固定的之外，其它几个的顺序是用户可设置的，而且Wait for DCM和DCI是可选的。

其中默认顺序如下：这些在ISE生成bit文件时通过属性页设定。

这几个状态的具体含义如下：Release_DONE : DONE信号变高GWE : 使能CLB和IOB，FPGA的RAMs和FFs可以改变状态GTS : 激活用户IO，之前都是高阻。

Step by step 学习下载配置Xilinx之FPGA配合Mars-XC2S50-Core FPGA核心板，用图文方式向大家详细讲述如何下载配置Xilinx的FPGA。

FPGA下载模式说明S1为FPGA下载模式选择跳线，断开配置FPGA为JTAG模式，短接则FPGA配置方式为Master Serial Mode下面我们利用Spartan2核心板介绍一下通过JTAG菊花链方式下载FPGA和烧录PROM.硬件跳线选择1. 跳线S1: 此时要求M0 M1 M2 = 100, 断开即可设置FPGA的下载方式为Boundary-scan mode。

2. 将Xilinx下载线和核心板上JTAG mode接口J2相连，连接到计算机并口。

3. 目标板上电。

软件操作一、产生PROM配置文件在烧写PROM之前，需要将ISE生成的*.bit文件转换成prom格式的文件才能下载Xilinx 专用的配置PROM中。

1. 启动iMPACT2. 出现下面画面选择Prepare Configuration Files,点击下一步。

3．出现如下界面，选择PROM File,点击下一步。

4．界面如下，选择PROM类型，和文件格式，填写生成文件名称路径，下一步5．指定使用的PROM类型，并添加，下一步。

6．下一步7点击Add File按钮。

8．选上需要转换的*.bit文件打开。

9．出现如下对话框，提示要不要添加另外的.bit文件。

选择否10界面如下，点击完成11．出现要不要现在生成配置文件，选择是，至此，PROM的文件已经生成。

12．OK.二．菊花链方式下载配置FPGA和PROM 1．打开iMPACT配置2．出现如下界面，选择Configure Device, 下一步。

3．选择Boundary-Scan Mode,下一步。

4．选自动监测扫描链，完成。

5．出现如下界面，检测到两个器件：xc2s50和xcf01s,并提示是否为每个器件添加配置文件。

打开XILINX的ISE，右键点击选择NEW SOURCENEW SOURCE中选择IP，写好NAME，点击下一步。

在下图中选择你要的IP核。

第一个是Block Memory生成设置向导；第二个是分布式 Memory生成设置向导；第四个是双口BLOCK RAM；是使用分布式ROM－如果你的ROM不是很大的话，而且内部BLOCK RAM 资源有限的情况下，使用分布式ROM可以为你节约不少BLOCK RAM，但是它会占用一些逻辑资源。

. 第五个是单口BLOCK RAM.选择你想要使用的IP核，（以选择向导为例）点击NEXT选择使用的Memory类型：如图设置Memory位宽和深度这里比较关键，要导入ROM的值。

这个文件就是你要放在ROM中的数据，文件的后缀名是.COE。

你可以自己建一个空的文本文件，然后把后缀名该为.COE即可。

文件内容的格式如下：MEMORY_INITIALIZATION_RADIX=10;MEMORY_INITIALIZATION_VECTOR=32767,32766,32766,32765,32764,32763,32761,32759,32757,……32754;注意：第一行定义文件中的数据采用什么进制。

可以使用10进制，2进制，16进制，数据大小不能超过你定义的数据宽度。

第二行照抄。

第三行开始就是数据了，每个数据用逗号","隔开，可以不分行，建议分行写，便于统计个数。

最后一个数据后用分号";"结束。

数据的个数必须和你定义的数据深度相同，否则会出错。

写好这个文件后，保存。

导入.coe文件后，如果没有错误，可以点击旁边的show查看数据。

点击next，最后查看设置的信息现在，可以点击finishi，产生IP。

产生的代码中有个.MIF文件，就是ROM的数据的二进制文件。

其中的.V 文件或.VHD就是生成的可综合的代码。

如上图的ROM_COS.XCO,选择它，双击VIEW HDL FUNCTIONAL MODEL就可查看Verilog代码。

从配置PROM/FLASH读取用户数据时间:2022-02-03 来源:******************作者:freehardman 点击：147 字体大小:【大中小】前沿在FPGA 设计中，配置FLASH (XCF00 系列)主要的功能是存储FPGA 设计，然后在上电之后，自动将设计装载到FPGA 之中。

在有些时候，FPGA 设计并未全部将配置FLASH 的存储单元全部占用，因此，未被占用的单元就被浪费掉了。

在某些应用中，用户需要在片外 (FPGA 外)存储自己定义的数据，这个时候就要单独挂FLASH 芯片到FPGA 上，这样不仅增加了设计难度(用户需要专门编写存储控制接口)、增加成本、增加布板难度、增加FPGA 管脚使用数量等，从而给设计者带来不少不便。

如果用户自定义的数据量不是很大，而且正好可以放到FLASH 的未被占用的存储单元中，那末将极大减轻设计者的负担，减少成本，增加系统可靠性。

下面将详细介绍如何将用户自定义数据存储到PROM/FLASH 中，以及如何读取这些数据。

具体实现原理要想实现将用户自定义数据写入FLASH 以及从它们之中读出来，首先要明确以下几个问题：. FPGA 设计数据如何被写入到FLASH 之中. FLASH 中的数据如何被读到FPGA 之中(配置FPGA 过程)理解了以上两个问题，我们就能从总体上知道是什么原理使用户数据能写入到FLASH 当中，并被读出来。

看FIG1：(注：以下所有的讨论都是认为FPGA 的配置模式是主－串模式)在FIG1 中，有几个关键信号：CCLK，CE/，OE_RESET/，INIT/ (INIT/在FPGA 上)。

在主－串模式配置过程中，上电之后，由FPGA 的CCLK 引脚发出时钟，驱动FLASH 的CLK，而FLASH 根据CE/、OE_RESET/的状态来确定是否地址增加(此地址是FLASH 内部数据存储单元的地址) 。

如果FPGA 将所有的设计数据读取完毕，则住手产生CCLK 时钟。

利用Platform Flash PROM 实现多重启动功能2007-09-12 11:19:34 作者：Jameel Hussein 来源:赛灵思公司关键字：动态配置时钟周期提要一些应用利用Xilinx FPGA 在每次启动时可改变配置的能力，根据所需来改变FPGA 的功能。

Xilinx Platform Flash XCFxxP PROM 的设计修订(Design Revisioning) 功能，允许用户在单个PROM 中将多种配置存储为不同的修订版本，从而简化了FPGA 配置更改。

在FPGA 内部加入少量的逻辑，用户就能在PROM 中存储的多达四个不同的修订版本之间进行动态切换。

多重启动或从多个设计修订进行动态重新配置的能力，与Spartan-3E FPGA 和第三方并行flash PROM 一起使用时所提供的MultiBoot 选项相似。

本应用指南将进一步说明Platform Flash PROM 如何提供附加选项来增强配置失败时的安全性，以及如何减少引脚数量和板面积。

此外，Platform Flash PROM 还为用户提供其他优势：iMPACT 编程支持、单一供应商解决方案、低成本板设计和更快速的配置加载。

本应用指南还详细地介绍了一个包含VHDL 源代码的参考设计。

简介与FPGA 少量的内部逻辑结合，Platform Flash PROM 可方便地支持需要动态选择多种FPGA配置或修订版本（即多重启动）的应用。

利用Xilinx Platform Flash 的设计修订功能和FPGA少量的内部逻辑，即可实现多重启动。

该示例为需要多重启动功能的应用，此时FPGA 需要同时支持一般功能和诊断功能（图1）。

在这种情况下，FPGA 使用诊断应用启动以进行板级测试。

如果测试成功，FPGA 就通过第二个包含正常工作所需的一般功能配置镜像的比特流触发重配置。

一般的FPGA 应用设计用于进行重配置，以便随时按需重新加载诊断应用。

Xilinx ISE 13.4软件使用方法本章将以实现一个如图所示的4为加法器为例，来介绍Xilinx ISE13.4开发流程，并且最终下载到实验板BASYS2中运行。

4位加法器C0C 1A0A1A2A B0B1B2B3S0S 1S2S331.建立工程运行Xilinx ISE Design Suite 13.4，初始界面如图F2所示所示F1软件初始状态表软件初始状态表选择File->New Project ，该对话框显示用向导新建工程所需的步骤。

，该对话框显示用向导新建工程所需的步骤。

在Name 栏中输入工程名称（注意：以下所有不能含有中文字符或空格），如“test”。

在Location 栏中选择想要存放的工程位置，如“E:“E:\code\Xilinx\\code\Xilinx\\code\Xilinx\test”test”。

顶层语言选项栏中选择“HDL”语言。

设置向导最终设置效果如图F2所示所示F2路径信息设置表路径信息设置表点击“Next”，进入芯片型号选择界面。

进入芯片型号选择界面。

在本界面中，在本界面中，根据BASYS2实验板上的芯片型号进行相关设置，设置效果如图F3所示。

所示。

F3芯片信息选择表芯片信息选择表点击“Next Next””，出现如图F4所示工程信息汇总表格。

所示工程信息汇总表格。

F4工程信息汇总表工程信息汇总表点击“Finish”完成设置。

完成设置。

2新建V erilog文件在F5所示界面中，如图所示的区域内右击鼠标，选择“New Source”，出现F6对话框。

对话框。

F5在File name栏中键入verilog文件的名称，如“test”。

F6Next””，在本界面中将设置加法器的输入输出引脚数量，如图F1所示点击“Next的加法器共有A、B、C0、S和C1，5组引脚，其中A、B和S为4位总线形式，所示。

因此设置结果如图F7所示。

F7点击“Next”，出现V erilog 新建信息汇总表。

【配置知识】Virtex-5 FPGA的配置配置方案Xilinx 为终端用户提供了配置Virtex-5 FPGA 所需的灵活性。

Virtex-5 FPGA 支持以下方案：串行最简单的配置方案，串行吞吐量。

主串行Xilinx FPGA 驱动Xilinx PROM CLK，因为Xilinx PROM 为Xilinx FPGA 提供了串行（x1）配置数据。

从串行Xilinx PROM 的内部振荡器驱动Xilinx FPGA CCLK，因为Xilinx PROM 为Xilinx FPGA 提供了串行（x1）配置数据。

从串行外部时钟驱动Xilinx PROM CLK，Xilinx PROM 驱动Xilinx FPGA CCLK，因为Xilinx PROM 为Xil inx FPGA 提供了串行（x1）配置数据。

返回页首从串行外部时钟驱动Xilinx FPGA CLK 和Xilinx PROM CLK，因为Xilinx PROM 为Xilinx FPGA 提供了串行（x1）配置数据。

主SPIVirtex-5 FPGA 驱动SPI PROM 时钟，因为SPI PROM 为Virtex-5 FPGA 提供了串行（x1）配置数据。

并行并行配置，可以实现最快速的吞吐量主并(Master-SelectMap)Xilinx FPGA 驱动Xilinx PROM CLK，因为Xilinx PROM 为Xilinx FPGA 提供了字节宽的（x8）配置数据。

返回页首从并(slave-SelectMAP)Xilinx PROM 的内部振荡器驱动Xilinx FPGA CCLK，因为Xilinx PROM 为Xilinx FPGA 提供了字节宽的（x8）配置数据。

从并(slave-SelectMAP)外部时钟驱动Xilinx PROM CLK，Xilinx PROM 驱动Xilinx FPGA CCLK，因为Xilinx PROM 为Xil inx FPGA 提供了字节宽的（x8）配置数据。

Step1 学习下载配置Xilinx 之FPGA配合Mars-EDA 的Spartan2 核心板，用图文方式向大家详细讲述如何下载配置Xilinx 的FPGA。

FPGA 下载模式说明S1 为 FPGA 下载模式选择跳线，M0,M1,M2 默认状态为通过 4.7K 电阻上拉到 3.3V，当用跳线帽短接 S1 的PIN3 和PIN6 将置 M0 为0，同理，短接 PIN2 和PIN5,PIN3 和PIN4 将置 M1,M2 为0。

M0,M1,M2 的电平和 FPGA 下载之间的关系参见下图：（Boundary-scan mode）是调试最常用的 JTAG 模式。

当采用板载 PROM 时，采用的跳线模式是 Master Serial Mode –短路 PIN1 和PIN6,PIN2 和PIN5J2 为Slave Serial Mode 的接口。

下载模式跳线 S1 短接PIN1 和PIN6,PIN2 和PIN5 即可。

J3 为 JTAG Mode 的接口。

下载模式跳线短接 PIN1 和 PIN6 即可。

S2 跳线说明1.通过 JTAG 方式烧录 FPGA：短接 PIN1 和PIN3。

2.通过 JTAG 方式烧录 PROM：短接 PIN3 和PIN5,PIN2 和PIN4.3.通过菊花链下载 FPGA 和烧录 PROM：短接 PIN3 和PIN5,PIN4 和PIN6.下面我们利用 Spartan2 核心板介绍一下通过 JTAG 菊花链方式下载 FPGA 和烧录 PROM. 硬件跳线选择：1.跳线 S1: 此时要求 M0 M1 M2 = 100, 设置 FPGA 的下载方式为 Boundary-scan mode, 此时将 M1 和M2 的跳线安上。

跳线 S2 : 通过菊花链下载 FPGA 和烧录 PROM：短接 PIN3 和 PIN5,PIN4 和 PIN6.2.将 Xilinx 下载线和核心板上 JTAG mode 接口 J3 相连，连接到计算机并口。

IMPACT软件使⽤Xilinx IMPACT⼯具使⽤IMPACT5.4.1 iMPACT综述与基本操作1. iMPACT简介iMPACT⽀持4种下载模式：边界扫描，从串模式、SelectMap模式以及Desktop配置模式。

从串模式是⼀种常⽤配置电路，可⽤USB⼝或并⼝完成配置。

SelectMap模式是⼀种并⾏配置模式，速度快，但需要使⽤多个信号管脚。

Desktop模式是⼀种⾼速配置模式，可配置FPGA、PROM以及SystemACE，但需要专⽤的硬件设备。

在实际中，由于边界扫描模式标准统⼀、设备简单，且可通过JTAG链路配置FPGA、CPLD以及PROM，使⽤最为⼴泛。

因此本节主要基于边界扫描模式来介绍IMPACT 的使⽤⽅法。

当设计完成后，ISE调⽤BitGEN程序把布局布线后的.ncd⽂件转化成.bit⽂件，包括了配置数据和配置指令。

如果使⽤JTAG模式，可直接将.bit⽂件通过iMPACT⽂件配置到FPGA芯⽚中。

如果要⽤其它模式配置FPGA，则需要通过iMPACT进⾏格式转化，⽣成.mcs、.exo以及.hex等⽂件格式，表M对常⽤的配置⽂件进⾏⽐较和说明。

对于FPGA器件，iMPACT能够直接将.bit位流⽂件下载到芯⽚中，或者将其转换为PROM 器件的EXO/MCS⽂件格式，并下载到PROM芯⽚中。

2. iMPACT⽤户界⾯有两种⽅法可以启动iMPACT软件，⼀种是在ISE过程管理区中，点击Generate Programming File前⾯的“+”号，再双击“Configure Device”，在ISE环境下运⾏；另⼀种是通过点击“开始程序ISE9.1 Accessories iMPACT”，在Windows环境下单独运⾏。

iMPACT的⽤户界⾯主要由File、Edit、View、Operations、Options、Output、Debug、Window、Help菜单栏和常⽤⼯具栏组成。

1.上电后，FPGA 芯片内部时钟开始工作；2.PROM 接收到FPGA 传来的时钟信号后，开始工作；3.PROM 把CF 脚拉低，也就是把FPGA 的PROG/PROG_B 拉低；4.FPGA 检测到PROG 信号有超过500纳秒的低脉冲后，FPGA 开始清除内部已有的配置（打扫房间），以待新的配置数据可以被接收。

PROG 由低返回高后，FPGA 立即把DONE 和INIT_B 都拉低，而这两个一个是PROM 的使能信号，一个是PROM 的RESET 信号，CLK 12CE13OE/RESET 11BUSY5EN_EXT_SEL25REV_SEL127REV_SEL026CF6CEO10CLKOUT9D028D129D232D333D443D544D647D748Configuring in FPGA Master Serial ModeMaster Serial configuration mode (shown in Figure2-1) is most commonly used withconfiguration PROMs, because it is simple to implement. Only a small number of signals arerequired to interface the PROM with the FPGA, and an external clock source is not requiredfor configuration. In FPGA Master Serial mode, the FPGA generates the configuration clock.In this mode, data is available on the PROM Data (D0) pin when CF is High, and CE and OEare enabled. New data is available a short access time after each rising clock edge.Figure 2-1:FPGA Master Serial Configuration SetupChoose a Configuration Mode: M[2:0]The mode select pins, M[2:0], define the configuration mode that the FPGA uses to load its bitstream, as shown in Table 2-1. The logic levels applied to the mode pins is sampled on the rising edge of INIT_B , immediately after the FPGA completes initializing its internal configuration memory.M[2:0] Functional Differences between Spartan-3 Generation FamiliesTable 2-2 summarizes the slight differences in functionality between the Spartan-3 generation families.Table 2-1:Mode Pin Settings and Associated FPGA Configuration Mode by FamilyM[2:0]FPGA FamilySpartan-3 Spartan-3ESpartan-3ASpartan-3A DSPSpartan-3AN<0:0:0>Master Serial (Platform Flash) Mode<0:0:1>Reserved Master SPI Mode<0:1:0>Reserved BPI Up <0:1:1>Master ParallelBPI DownReservedInternal MasterSPI<1:0:0>Reserved <1:0:1>JTAG Mode <1:1:0>Slave Parallel Mode <1:1:1>Slave Serial ModeTable 2-2:M[2:0] Mode Pin Differences between Spartan-3 Generation FPGAsSpartan-3 FPGASpartan-3E FPGAExtended Spartan-3A Family FPGAsAvailable as possible user I/O pin after configuration?No Yes Yes Dedicated internal pull-up resistor during configuration?YesNoYesMechanism to define post-configuration behaviorM2Pin , M1Pin , M0Pin bitstream options User I/O User I/OInput supply voltage V CCAUX V CCO_2V CCO_2Output supply voltageN/A V CCO_2V CCO_2Same voltage as other pins in the configuration interface?Only when interface is at2.5VYesYesProgram or Reset FPGA: PROG_BThe PROG_B pin is an asynchronous control input to the FPGA. When Low, the PROG_B pinresets the FPGA, initializing the configuration memory. When released, the PROG_B begins theconfiguration processes. The initialization process does not start until PROG_B returns High.Asserting PROG_B Low for an extended period delays the configuration process. The variousPROG_B functions are outlined in Table 2-7.At power-up or after a master reset, PROG_B always has a pull-up resistor to V CCAUX,regardless of the “Pull-Up Resistors During Configuration” control input. Afterconfiguration, the bitstream generator option ProgPin defines whether or not the pull-up resistoris remains active. By default, the ProgPin option retains the pull-up resistor.Table 2-7: PROG_B OperationAfter configuration, hold the PROG_B input High. Any Low-going pulse on PROG_B, lasting500 ns or longer (300 ns in the Spartan-3 FPGAs), restarts the configuration process.The PROG_B pin functionality is identical among all Spartan-3 generation FPGAs.Figure2-3 shows the basic point-to-point topology where the CCLK output from the Master FPGA drives one clock input receiver, either on the configuration PROM or on a slave FPGA.Caution!On Spartan-3E and Extended Spartan-3A family FPGAs, be sure to define a valid logic level on CCLK. Otherwise, the clock trace might float and cause spurious clocking to other devices in the system.Figure 2-3:Point-to-Point: Master CCLK Output Drives Single Clock Load Figure2-4 shows the basic multi-drop flyby topology where the CCLK output from the Master FPGA drives two or more clock input receivers. Constrain the trace length on any clock stubs.Figure 2-4:Multi-Drop: Master CCLK Output Drives Two Clock InputsFigure 2-5 shows a star topology where the Master FPGA CCLK transmission line branches to the multiple clock receiver inputs. The branch point creates a significant impedance discontinuity. Do not use this topology.ConfigRate: Bitstream Option for CCLKFor Master configuration mode, the ConfigRate bitstream generator option defines thefrequency of the internally-generated CCLK oscillator. The actual frequency isapproximate due to the characteristics of the silicon oscillator and varies by up to 50% over the temperature and voltage range. On Spartan-3E and Extended Spartan-3A family FPGAs, the resulting frequency for every ConfigRate setting is fully characterized and specified in the associated FPGA family data sheet. At power-on, CCLK always starts operation at its lowest frequency. Use the ConfigRate option to set the oscillator frequency to one of the other values shown in Table 2-8.Set this option graphically in “ISE Software Project Navigator,” page 42, as shown in Step 7 in Figure 1-7, page 44.The FPGA does not start operating at the higher CCLK frequency until the ConfigRate control bits are loaded during the configuration process.Persist: Reserve CCLK As Part of SelectMAP InterfaceBy default, any clocks applied to CCLK after configuration are ignored unless thebitstream option Persist :Yes is set, which retains the configuration interface. If Persist :Yes , then all clock edges are potentially active events, depending on the other configuration control signals. On Spartan-3E and Extended Spartan-3A family FPGAs, CCLK becomes a full-featured user-I/O pin after configuration.Figure 2-5:Star Topology Is Not RecommendedUG191_c2_07_112206Z 0ImpedanceDiscontinuityZ 0Clock Input 1Z 0Clock Input 2Clock In ock InpCCCLKMaster FPGAAs highlighted in Table 2-2, page 50, the Extended Spartan-3A family FPGAs add a few more dedicated internal pull-up resistors, as shown in Table 2-10. On Spartan-3E FPGAs, these pins do not have a dedicated internal pull-up resistor, but do have an optional pull-up resistor controlled when HSWAP =0.The Spartan-3 FPGA family uses dedicated configuration pins, as shown in Table 2-11. The post-configuration behavior is controlled by bitstream settings.Table 2-9:Pins with Dedicated Pull-Up Resistors during Configuration (All Spartan-3 Generation FPGAs)Pin Name Pull-Up Resistor SupplyRailPost Configuration ControlPROG_B V CCAUX ProgPin BitGen settingDONE V CCAUXDonePin and DriveDone BitGen settings Pull-up during Configuration control input,HSWAP , PUDC_B , or HSWAP_EN (see Table 2-12)VCCO_0Spartan-3E and Extended Spartan-3A family FPGAs: User I/O after configuration. Controlled by the FPGA applicationSpartan-3 FPGA: Controlled by HswapenPin BitGen settingINIT_BSpartan-3E/3A/3AN/ Spartan-3A DSP FPGAs:VCCO_2Spartan-3 FPGA:VCCO_4 or VCCO_BOTTOMUser I/O after configuration. Controlled by the FPGA applicationTDI V CCAUX TdiPin BitGen setting TMS V CCAUX TmsPin BitGen setting TCK V CCAUX TckPin BitGen setting TDOV CCAUXTdoPin BitGen settingTable 2-10:Pins with Dedicated Pull-Up Resistors during Configuration (Extended Spartan-3A Family FPGAs Only)Pin Name Pull-Up Resistor Supply RailPost Configuration ControlM[2:0]VCCO_2User I/O after configuration. Controlled by the FPGA applicationVS[2:0]VCCO_2Pull-up resistors only active when M[2:0]=<0:0:1>, Master SPI mode, or in Spartan-3AN FPGAs when M[2:0]=<0:1:1>, Internal Master SPI mode. User I/O after configuration. Controlled by the FPGA applicationPin DescriptionsTable 2-15 lists the various pins involved in the configuration process, including which configuration mode, the pin’s direction, and a summary description. The table also describes how to use the pin during and after configuration.Table 2-13:Pull-Up Resistor Ranges by Spartan-3 Generation FamilyVoltage RangeSpartan-3 FPGASpartan-3E FPGASpartan-3A/3ANSpartan-3A DSP FPGAUnitsV CCAUX or V CCO = 3.0 to 3.6V5.1 to 23.9k ΩV CCO = 3.0 to 3.45V 1.27 to 4.11 2.4 to 10.8V CCAUX or V CCO = 2.3 to 2.7V1.15 to 3.252.7 to 11.8 6.2 to 33.1V CCO = 1.7 to 1.9V2.45 to 9.104.3 to 20.28.4 to 52.6Table 2-14:Recommended External Pull-Up or Pull-down Resistor Values to Define Input Values during Configuration PUDC_B, HSWAP , orHSWAP_EN Desired Pull Direction I/O StandardSpartan-3 FPGASpartan-3E FPGASpartan-3A/3AN Spartan-3A DSPFPGA= 0(also applies to all pins that have a dedicated pull-up resistor during configuration, see “Pins with Dedicated Pull-Up Resistorsduring Configuration,”page 62)Pull-UpAll No pull-up required. Internal pull-up resistors areenabled. See Table 2-13 for resistor range.Pull-Down(required to overcome maximum I RPU current and guarantee V IL )LVCMOS33LVTTL ≤ 330 Ω≤ 620 Ω≤ 1.1k ΩLVCMOS25≤ 470 Ω≤ 820 Ω≤ 1.8k ΩLVCMOS18≤ 510 Ω≤ 820 Ω≤ 3.3k ΩLVCMOS15≤ 820 Ω≤ 1.2 k Ω≤ 5.4k ΩLVCMOS12≤ 1.5 k Ω≤ 1.5 k Ω≤ 9.6k Ω= 1(optional pull-up resistors are disabledduringconfiguration. Does not apply to pins with dedicated pull-up resistors during configuration)Pull-Up (required to overcome single-load, maximum I L leakage current and guarantee V IH )LVCMOS33LVTTL ≤ 40k Ω≤ 100k ΩLVCMOS25≤ 60k ΩLVCMOS18≤ 37k ΩLVCMOS15≤ 28k ΩLVCMOS12≤ 38k ΩPull-Down(required to overcome single-load, maximum I L leakage current and guarantee V IL )LVCMOS33LVTTL ≤ 32k Ω≤ 80k ΩLVCMOS25≤ 70k ΩLVCMOS18≤ 38k ΩLVCMOS15LVCMOS12≤ 59k ΩTable 2-15:Spartan-3 Generation Configuration Pins, Associated Modes, and FunctionPin Name Config.Mode(s)FPGADirectionDescription During Configuration After ConfigurationHSWAPor PUDC_Bor HSWAP_EN (depends on FPGA family)All Input User I/O Pull-Up Control.When Low duringconfiguration, enablespull-up resistors in all I/Opins to respective I/O bankV CCO input.0: Pull-ups duringconfiguration1: No pull-upsDrive at valid logiclevel throughoutconfiguration.Spartan-3:Dedicated pin (don’tcare afterconfiguration)Spartan-3ESpartan-3ASpartan-3ANSpartan-3A DSP:User I/OM[2:0]All Input Mode Select. Selects theFPGA configuration modeas defined in Table2-1.Must be at the logiclevels shown inTable2-1, page50.Sampled when INIT_Bgoes High.User I/O (dedicatedon Spartan-3 FPGAs)DIN SerialModes, SPI Input Serial Data Input. for allserial configuration modesReceives serial datafrom PROM serial dataoutput.User I/OCCLK MasterModes, SPI,BPIOutput(treat asI/O forsignalintegrity)Configuration Clock.Generated by FPGAinternal oscillator.Frequency controlled byConfigRate bitstreamgenerator option. See“Configuration Clock:CCLK,” page56.Drives PROM’s clockinput.User I/O (dedicatedon Spartan-3 FPGAs)Slave Modes Input Configuration clock input.Input configurationclock source.DOUT Output Serial Data Output. Not used in single-FPGA designs; DOUTis pulled up, notactively driving. In aserial daisy-chainconfiguration, this pinconnects to DIN inputof the next FPGA in thechain.User I/OINIT_B All Open-drainbidirec-tional I/O Initialization Indicator.Active Low. See“Initializing ConfigurationMemory, ConfigurationError: INIT_B,” page61.Drives Low afterpower-on reset (POR)or when PROG_Bpulsed Low while theFPGA is clearing itsconfiguration memory.If a CRC error detectedduring configuration,FPGA again drivesINIT_B Low.User I/O. If unusedin the application,drive INIT_B High orLow to avoid afloating value. SeeINIT_B “AfterConfiguration”.DONE All Open-drainbidirec-tional I/O FPGA ConfigurationDone. Low duringconfiguration. Goes Highwhen FPGA successfullycompletes configuration.Powered by V CCAUXsupply.0: FPGA not configured1: FPGA configuredSee “DONE Pin,” page52Actively drives Lowduring configuration.When High,indicates that theFPGA successfullyconfigured.PROG_B All Input Program FPGA. ActiveLow. When asserted Lowfor 500 ns or longer, forcesthe FPGA to restart itsconfiguration process byclearing configurationmemory and resetting theDONE and INIT_B pins. Ifdriving externally with a3.3V output, use an open-drain or open-collectordriver or use a currentlimiting series resistor. See“Program or Reset FPGA:PROG_B,” page56.Must be High duringconfiguration to allowconfiguration to start.Drive PROG_B Lowand release toreprogram FPGA.Spartan-3E Spartan-3A Spartan-3AN Spartan-3A DSPFPGA:VS[2:0]Master SPI Input Variant Select. Instructs theFPGA how to communicatewith the attached SPI FlashPROM.Must be at the logiclevels shown inTable4-2, page105.Sampled when INIT_Bgoes High.User I/OSpartan-3E Spartan-3A Spartan-3AN Spartan-3A DSPFPGA:MOSI Master SPI Output Serial Data Output. FPGA sends SPI Flashmemory readcommands andstarting address to thePROM’s serial datainput.User I/OSpartan-3E Spartan-3A Spartan-3AN Spartan-3A DSP FPGA:CSO_B Master SPI Output Chip Select Output. ActiveLow.Connects to the SPIFlash PROM’s SlaveSelect input. IfHSWAP/PUDC_B=1,connect this signal to a4.7 kΩ pull-up resistorto 3.3V.Drive CSO_B Highafter configuration todisable the SPI Flashand reclaim theMOSI, DIN, andCCLK pins.Optionally, re-usethis pin and MOSI,DIN, and CCLK tocontinuecommunicating withSPI Flash.Table 2-15:Spartan-3 Generation Configuration Pins, Associated Modes, and Function (Cont’d)Pin Name Config.Mode(s)FPGADirectionDescription During Configuration After ConfigurationSpartan-3E Spartan-3A Spartan-3AN Spartan-3A DSPFPGA:CSI_B Spartan-3FPGA:CS_B BPI, SlaveParallelInput Chip Select Input. ActiveLow.er I/O. If bitstreamoption Persist:Yes,becomes part ofSelectMap parallelperipheral interface.RDWR_B BPI, SlaveParallel Input Read/Write Control. ActiveLow write enable. Readfunctionality typically onlyused after configuration, ifbitstream optionPersist:Yes.Must be Lowthroughoutconfiguration. Do notchange logic levelwhile CSI_B is LowUser I/O. If bitstreamoption Persist:Yes,becomes part ofSelectMap parallelperipheral interface.Spartan-3E Spartan-3A Spartan-3AN Spartan-3A DSPFPGA:LDC0BPI Output PROM Chip Enable Connect to parallelPROM chip-selectinput (CS#). FPGAdrives this signal Lowthroughoutconfiguration.User I/O. If theFPGA does not accessthe PROM afterconfiguration, drivethis pin High todeselect the PROM.A[23:0], D[7:0],LDC[2:1], and HDCthen becomeavailable as user I/O.Spartan-3E Spartan-3A Spartan-3AN Spartan-3A DSPFPGA:LDC1BPI Output PROM Output Enable Connect to the parallelPROM output-enableinput (OE#). The FPGAdrives this signal Lowthroughoutconfiguration.User I/OSpartan-3E Spartan-3A Spartan-3AN Spartan-3A DSPFPGA:HDC BPI Output PROM Write Enable Connect to parallelPROM write-enableinput (WE#). FPGAdrives this signal Highthroughoutconfiguration.User I/OSpartan-3E Spartan-3A Spartan-3AN Spartan-3A DSPFPGA:LDC2BPI Output PROM Byte Mode This signal is not usedfor x8 PROMs. ForPROMs with a x8/x16data width control,connect to PROM byte-mode input (BYTE#).User I/O. Drive thispin High afterconfiguration to use ax8/x16 PROM in x16mode.Pin Name Config.Mode(s)FPGADirectionDescription During Configuration After ConfigurationPin Behavior During ConfigurationTable 2-16, Table 2-17, and Table 2-18 show how various pins on Spartan-3 generation FPGAs behave during the configuration process. The actual behavior depends on the settings applied to the M2, M1, and M0 (M[2:0]) mode select pins and the pin that controls the optional pull-up resistors, called HSWAP , PUDC_B , or HSWAP_EN depending on the specific Spartan-3 generation FPGA family. The M[2:0] mode select pins determine which of the I/O pins are active and borrowed during configuration and how they function. In JTAG configuration mode, no user-I/O pins are borrowed for configuration.The Dedicated Pull-Up Resistor column indicates pins that always have a pull-up resistor enabled during configuration, regardless of the PUDC_B , HSWAP , or HSWAP_EN input. After configuration, the behavior of these pins is either defined by specific bitstream generator options or by the FPGA application itself.Table 2-16, Table 2-17, and Table 2-18 show the FPGA pins that are either borrowed or dedicated during configuration. The specific pins are listed by FPGA configuration mode along the top. For each pin, the table also indicates the power rail that supplies the pin during configuration. A numeric value such as “2”, indicates that the associated pin is located in I/O Bank 2 and powered by the VCCO_2 supply inputs. Spartan-3E andExtended Spartan-3A family FPGAs have four I/O banks; the Spartan-3 FPGA family has eight I/O banks.The pin names are color-coded using the same colors used in the package pinout tables and footprint diagrams found in the respective Spartan-3 generation data sheet. Blackrepresents the dedicated JTAG pins; yellow represents the dedicated configuration pins; light blue represents the dual-purpose configuration pins that become user-I/O pins after configuration.Spartan-3E FPGA:A[23:0]Spartan-3ASpartan-3ANSpartan-3A DSPFPGA:A[25:0]BPIOutputParallel PROM Address outputsConnect to PROM address inputs.User I/O.D[7:0]Master Parallel, BPI, Slave Parallel,SelectMAPInput Data InputData captured by FPGAUser I/O. If bitstream option Persist :Yes , becomes part of SelectMap parallel peripheral interface.Spartan-3/Spartan-3E FPGA:BUSYBPI, Slave Parallel (SelectMAP )OutputFPGA Busy Indicator. Used primarily in Slave Parallel interfaces that operate at 50MHz and faster. Same function is on DOUT pin in the Extended Spartan-3A family.Not used during BPI mode configuration but actively er I/O. If bitstream option Persist :Yes , becomes part of SelectMap parallel peripheral interface.Pin Name Config. Mode(s)FPGA DirectionDescriptionDuring Configuration After ConfigurationSupported Platform Flash PROMsTable 3-4 shows the smallest available Platform Flash PROM to program one Spartan-3generation FPGA. A multiple-FPGA daisy-chain application requires a Platform Flash PROMlarge enough to contain the sum of the various FPGA bitstream sizes.Table 3-4: Number of Bits to Program a Spartan-3 Generation FPGA and SmallestPlatform Flash PROMFamily FPGANumber of Smallest Possible Configuration Bits Platform Flash PROMXC3S50A437,312XCF01SXC3S200A1,196,128XCF02S Spartan-3A XC3S400A1,886,560XCF02S (Spartan-3AN)XC3S700A2,732,640XCF04SXC3S1400A4,755,296XCF08Por XCF04S + XCF02SXC3SD1800A8,197,280XCF08PSpartan-3A DSP or two XCF04S PROMs XC3SD3400A11,718,304XCF16PXC3S100E581,344XCF01SXC3S250E1,353,728XCF02SSpartan-3E XC3S500E2,270,208XCF04SXC3S1200E3,841,184XCF04SXC3S1600E5,969,696XCF08Por XCF04S + XCF02SXC3S50439,264XCF01SXC3S2001,047,616XCF01SXC3S4001,699,136XCF02SXC3S10003,223,488XCF04S Spartan-3XC3S15005,214,784XCF08Por XCF04S + XCF02SXC3S20007,673,024XCF08Por 2 x XCF04SXC3S400011,316,864XCF16PXC3S500013,271,936XCF16PThere are two possible design solutions for FPGA designs that require 8 Mbit PROMs: use either a single 8 Mbit XCF08P parallel/serial PROM or two cascaded XCFxxS serial。

FPGA开发全攻略——配置电路展开全文配置电路FPGA配置方式灵活多样，根据芯片是否能够自己主动加载配置数据分为主模式、从模式以及JTAG模式。

典型的主模式都是加载片外非易失( 断电不丢数据) 性存储器中的配置比特流，配置所需的时钟信号( 称为CCLK) 由FPGA内部产生，且FPGA控制整个配置过程。

从模式需要外部的主智能终端( 如处理器、微控制器或者DSP等) 将数据下载到FPGA中，其最大的优点就是FPGA 的配置数据可以放在系统的任何存储部位，包括：Flash、硬盘、网络，甚至在其余处理器的运行代码中。

JTAG 模式为调试模式，可将PC 中的比特文件流下载到FPGA中，断电即丢失。

此外，目前赛灵思还有基于Internet 的、成熟的可重构逻辑技术System ACE解决方案。

(1) 主模式在主模式下，FPGA上电后，自动将配置数据从相应的外存储器读入到SRAM中，实现内部结构映射；主模式根据比特流的位宽又可以分为：串行模式( 单比特流) 和并行模式( 字节宽度比特流) 两大类。

如：主串行模式、主SPI Flash 串行模式、内部主SPI Flash串行模式、主BPI 并行模式以及主并行模式，如图5-19所示。

(2) 从模式在从模式下，FPGA 作为从属器件，由相应的控制电路或微处理器提供配置所需的时序，实现配置数据的下载。

从模式也根据比特流的位宽不同分为串、并模式两类，具体包括：从串行模式、JTAG模式和从并行模式三大类，其概要说明如图5-20所示。

(3)JTAG模式在JTAG模式中，PC和FPGA通信的时钟为JTAG接口的TCLK，数据直接从TDI进入FPGA，完成相应功能的配置。

图5-19 常用主模式下载方式示意图图5-20 常用的从模式下载方式示意图目前，主流的FPGA芯片都支持各类常用的主、从配置模式以及JTAG，以减少配置电路失配性对整体系统的影响。

在主配置模式中，FPGA自己产生时钟，并从外部存储器中加载配置数据，其位宽可以为单比特或者字节；在从模式中，外部的处理器通过同步串行接口，按照比特或字节宽度将配置数据送入FPGA芯片。

基于FPGA灵活的重配置功能对PROM进行程序升
级的方案
 摘要：介绍了一种基于XILINX FPGA的在线程序升级方案，该方案不需要额外增加器件，在不改变硬件状态的前提下，实现产品的软件功能升级。

由于对配置芯片（PROM）的所有操作均由FPGA的内部逻辑实现，故此方案具有良好的移植性和扩展性。

 0 引言
 本文的研究课题是基于一种已应用在某型号上的弹载测试设备，因总体要求有变，需要对出厂后的产品功能进行升级。

由于此类产品在出厂前都需要进行特殊的工艺处理，产品交付后不具备开盖重复烧录程序的条件，且根据型号研制要求，弹上设备在完成系统匹配试验和综合试验后禁止拆卸维修，因为设备拆卸后，状态遭到破坏，前期进行的各项试验需要重新评估，影响到型号研制进度。

为解决这个难题，本文提出了一种在线程序升级方案，在不破坏产品硬件状态的前提下，利用FPGA灵活的内部逻辑资源实现自身的软件功能升级。

1 应用背景。

Xilinx FPGA的PROM配置
作者:枪手2007年8月16号
1．建立工程，假如VHDL，UCF文件，综合，执行。

2．生成PROM文件。

在图中选择Prepare a PROM file，然后点next.
3，
在上图中做图所显示的选择，点NEXT
4
在上图中选择所用开发板上的PROM，SP3E用XCF04S，点ADD，添加到列表中。

然后点next,出现file generation summary！
5．
确定是不是和所选择的一致，点finish。

6．
出现上面对话框的时候，点OK。

7．
在上面图中，选择bit文件。

8．
在出现上面对话框的时候，点NO。

9．然后，出现下面对话框，点OK。

10．在左边的impact modes 中，点Generate file
11．生成PROM FILE 文件成功。

12．在左边flows下，选择boundary scan。

13．点boundary scan后，出现下面界面。

14．点鼠标右键，选择initialize chain
15．出现下面下面界面。

对于XC3S500E，点cancel。

16．对XCF04S，选择刚才生成的led_flow.mcs文件.
17,对第三个,点cancel.
18.上面选择后,出现下面界面,在XCF04S,点右键,出现一个菜单,选择Program.
19,点PROGRAM后,出现如下界面,按图中选择各项.
20,点OK 后,开始配置,
21.成功界面如下,然后,拨掉JTAG,关掉电源,过一会再上电.。

Xilinx FPGA的power-up配置和 start-up过程FPGA的配置分为3步，1．清除配置SRAM2．下载配置数据3． Start-up过程激活逻辑Power-up配置从上图可见，配置在FPGA上电时自动进行。

上电后，FPGA自动开始清楚RAM的内容（此时，外围电路应使/program=1），清除RAM后，FPGA使/INIT变为无效，开始装载配置bit（如果保持/INIT信号有效，则可以延迟装载bit，INIT是双向端口）。

装载bit的过程中，FPGA会做CRC检查，发现错误则把/INIT信号拉低。

配置完成后done变高。

配置时序如下图所示。

也可以通过把/program置低开始（在不重新上电的情况下开始配置FPGA）对Xilinx FPGA的配置有四个主要步骤（不重新上电的情况下开始配置FPGA）：（1）配置存储器清空(Clearing Configuration Memory)将PROGRAM管脚拉低300ns以上。

当PROGRAM拉低后，开始配置存储器，将存储器清空。

此时INIT将被拉低，当PROGRAM置高后，FPGA将继续将INIT置低直到完全清除完所有的配置存储器。

当INIT变高时，配置便可以开始了。

（2）加载配置数据（Loading Configuration Data）当INIT变高时，便可以配置FPGA了。

配置时，先将CCLK置低，再将数据发送到DIN上，延时45ns以上，再将CCLK置高，该位数据便写入到了FPGA中（数据是低位在前），然后再准备下一次的输入。

如此反复，将所有数据输入完毕为止。

（3）CRC错误校验（CRC Error Checking）在加载数据过程中，嵌入到配置文件中的CRC值同FPGA计算出来的值比较，若有CRC 校验错误产生，则INIT置低，且FPGA停止加载。

Start-up过程默认的start-up过程在DONE信号变高并延迟一个CCLK后进行，此时global tri-state signal(GTS)信号释放，这样允许器件output打开。

第5节使用Xilinx PROM器件存储用户数据Xilinx PROM器件5.5.1 从PROM中引导数据简介目前，许多FPGA 设计都集成了使用MicroBlaze 和PowerPC处理器的软件嵌入式系统，这些设计同时使用外部易失性存储器来执行软件代码。

使用易失性存储器的系统还必须包含一个非易失性器件，用来在断电期间存储软件代码。

大多数FPGA 系统都在电路板上使用Xilinx PROM，用于在上电时加载FPGA 配置数据。

另外，许多应用还可能使用其他非易失性器件（如SPI Flash、Parallel Flash 或PIC）来保存MAC 地址、系数、处理器代码以及ASCII数据等用户数据，因此导致系统电路板上存在大量非易失性器件。

但如果只用一个PROM来存储FPGA 配置数据、软件代码和用户数据，则可以节省电路板面积。

PROM 在存储多数据段时的内容如图5-49所示。

软件应用段可处在PROM 中的任意位置，用地址同步字标识。

跟在地址同步字后面的是一个32 位软件起始地址、32 位软件段（指定后面软件数据的字节数），然后是实际的软件数据。

软件起始地址、字节数和其他软件数据可以在同一软件应用中多次重复。

软件应用段的末尾用两个等于零的32位字标识。

用户数据段由用户同步字定义，同步字之后紧随用户数据。

由于任意FPGA配置数据、软件应用或用户数据之间的数据不确定，因此需要使用同步字。

图5-49 在PROM中存储多数据段的方法5.5.2 硬件电路设计方法在给出硬件电路之前，先介绍PROM的工作机制。

PROM芯片主要受控于片选（）、复位（）以及输出使能信号（OE），在控制信号的组合下，完成对片内有效空间的遍历。

PROM芯片控制信号的真值表如表5-20所列。

表5-20 PROM控制信号的真值表注(1)：表中的TC为Terminal Count of address counter，地址上限CAC= Current address count，当前地址寄存器的值。