XilinxFPGA的PROM配置

Xilinx-FPGA配置的一些细节Xilinx FPGA配置的一些细节2010年07月03日星期六 14:260 参考资料(1) Xilinx: Development System Reference Guide. dev.pdf, v10.1在Xilinx的doc目录下有。

(2) Xilinx: Virtex FPGA Series Configuration and Readback. XAPP138 (v2.8) March 11, 2005在Xilinx网站上有，链接/bvdocs/appnotes/xap p138.pdf(3)Xilinx: Using a Microprocessor to Configure Xilinx FPGAs via Slave Serial or SelectMAP Mode.XAPP502 (v1.5) December 3, 2007在Xilinx网站上有，链接/bvdocs/appnotes/xap p502.pdf注：此外xapp139和xapp151也是和配置相关的。

(4)Xilinx: Virtex-4 Configuration Guide. UG071 (v1.5) January 12, 2007(5) Tell me about the .BIT file format.链接：/FAQ_Pages/0026_Tell_me_about_bit_files.htm1 Xilinx配置过程主要讲一下Startup Sequence。

Startup Sequence由8个状态组成.除了7是固定的之外，其它几个的顺序是用户可设置的，而且Wait for DCM和DCI是可选的。

其中默认顺序如下：这些在ISE生成bit文件时通过属性页设定。

这几个状态的具体含义如下：Release_DONE : DONE信号变高GWE : 使能CLB和IOB，FPGA的RAMs和FFs可以改变状态GTS : 激活用户IO，之前都是高阻。

Xilinx spartan3e FPGA掉电配置及应用程序引导Xilinx公司的spartan3e开发板上面有丰富的外围器件，就存储器来说有一个16M并行flash，一个4Mbits串行flash，还又一个64M的DDR，在嵌入式开发中，一般我们可能会在FPGA中嵌入cpu软核，让C语言程序在里面运行。

这就涉及到FPGA配置文件的引导，如果C语言程序太大，需要在DDR里面运行的话也涉及到应用程序的引导的问题。

我刚接触到xinlinx的spartan3e开发板时，只会将FPGA配置文件（.bit）直接通过JTAG口下载到芯片里。

后来编写的程序大了，如果将程序直接放到内部的RAM里面就装不下了，这时就只有将程序放到DDR里面运行，如果仅仅是调试应用程序不需要重启开发板后程序也可以运行，那么可以直接用EDK里面的XDM工具通过dow命令直接下载到DDR里面，然后就可以执行了。

但是但我们的应用程序和硬件配置调试通过，达到了我们的要求以后我们就想到可不可以将让程序在板子上电时就可以自动运行呢。

因为FPGA是掉电要丢失的，重新上电就必须重新配置。

我们通过查找相关资料，找到了解决烧写问题的解决办法。

首先是配置文件的烧写。

spartan3e提供了3个掉电不丢失的外部存储器，就是上面提到的并行flash，串行flash和Flash PROM。

配置文件都可以烧写到其中任何一个储存器里面。

但是，在我看来，一般的配置问件都是烧写到Flash PROM里面。

烧写方法有很多，可以用Xilinx公司的专门的烧写.mcs文件的工程烧写，也可以用iMPACT烧写。

一般用iMPACT工具烧写，烧写过程如下：打开iMPACT，弹出新建工程时选择Cancle，然后双击窗口左边的PROM File Formater如下图：弹出的窗口中选择Xilinx PROM文件格式选择mcs，PROM File name为：test.mcs，选择好保存路径点击下一步如下图：上步中点击Next，Select a PROM（bits）选择xcf->xcf04s,点击Add，然后点下一步如下图：上图中点击Next后出现窗口中点击filinsh，弹出消息框点OK，会有一个选择bit问件的窗口，选择一个已经编写好的EDK或者ISE工程生成的.bit文件，OK后提示是否加入其他器件，选择NO，然后双击窗口右边的Generate File，生成.mcs文件如下图所示：然后，双击Boundary Scan，在中间空白处，点击鼠标右键，选择Initialize chain，弹出的第一个窗口中选择Bypass，第二个选择刚才生成的.mcs文件，第三个也选择Bypass，然后选中中间那个模块，点击窗口左下角的program如下图：弹出窗口中选中OK就可以了，烧写完后会看到，Program Successful 提示。

Step by step 学习下载配置Xilinx之FPGA配合Mars-XC2S50-Core FPGA核心板，用图文方式向大家详细讲述如何下载配置Xilinx的FPGA。

FPGA下载模式说明S1为FPGA下载模式选择跳线，断开配置FPGA为JTAG模式，短接则FPGA配置方式为Master Serial Mode下面我们利用Spartan2核心板介绍一下通过JTAG菊花链方式下载FPGA和烧录PROM.硬件跳线选择1. 跳线S1: 此时要求M0 M1 M2 = 100, 断开即可设置FPGA的下载方式为Boundary-scan mode。

2. 将Xilinx下载线和核心板上JTAG mode接口J2相连，连接到计算机并口。

3. 目标板上电。

软件操作一、产生PROM配置文件在烧写PROM之前，需要将ISE生成的*.bit文件转换成prom格式的文件才能下载Xilinx 专用的配置PROM中。

1. 启动iMPACT2. 出现下面画面选择Prepare Configuration Files,点击下一步。

3．出现如下界面，选择PROM File,点击下一步。

4．界面如下，选择PROM类型，和文件格式，填写生成文件名称路径，下一步5．指定使用的PROM类型，并添加，下一步。

6．下一步7点击Add File按钮。

8．选上需要转换的*.bit文件打开。

9．出现如下对话框，提示要不要添加另外的.bit文件。

选择否10界面如下，点击完成11．出现要不要现在生成配置文件，选择是，至此，PROM的文件已经生成。

12．OK.二．菊花链方式下载配置FPGA和PROM 1．打开iMPACT配置2．出现如下界面，选择Configure Device, 下一步。

3．选择Boundary-Scan Mode,下一步。

4．选自动监测扫描链，完成。

5．出现如下界面，检测到两个器件：xc2s50和xcf01s,并提示是否为每个器件添加配置文件。

• 37•的难度。

所以，应发挥导频实际应用性，加强对导频财务支出方面内容的研究，在分析该方面内容时应了解其资金的支出情况与运行情况，使用导频服用技术设计导频信号，进而可以确保导频财支出财务的有效性，此外，在校正信道标准时，应遵守互异性原则。

针对大规模天线系统来说，如果基站天线用户量增加，会导致用户获得信息速度带来阻碍。

因此，从获取信息的角度出发，控制对导频资金方面的投入。

如果开发导频的开销比用户的数量大很多，这会对用户获取信息带来阻碍。

因此，为了能够有效的减少导频的投入，应将已开发的导频资源功能发挥出来。

导频的内容主要包括设计信号、复用手段等内容，以下介绍判断信道互异性的两个标准：（1）第一，电路的判断。

其主要是针对硬件电路，应用多路方式，并采用耦合器与信道天线进行关联，确保信道线路的接收与发送工作可以有效的进行；（2）第二，校准与判断空间信号。

对校准的信息与数据进行计算与判断，进而达到对现代化数据与信息获取的目的。

3.2 5G网络大规模天线无线的理论传输方法实际上该技术是在广播与接入信道的基础上所设计出的一种传输性渠道，从理论的角度来看，通过对接入信道通的检测，可以满足容量的基本要求。

其中广播信道，可以采用污纸编码的方式达到目的。

随着天线和使用该系统数量的增加，难以实现对该系统的传输功能。

从理论角度通过对该系统进行分析与讨论，如果MIMO技术的天线数量最多时，为了能够保障其达到接近容量的目的，其上行应使用最大比进行合并，而下行可以使用MRT。

此外，如果使用规模大的天线时，能够减少上行和下行之间信息难度，但由于受到多种因素的影响，增加了其复杂性；因此，针对这一现象，应采用适当的解决方式，例如，采用空分多址等传输方式。

3.3 系统的资源配置该系统中，为了可以更好的提升资源利用率；因此，应合理的优化该系统资源，做好资源配置工作，为了能将该系统的优势作用发挥出来，应采用优化和分配资源的方式进行，这种方式属于一种较为高和较为简单的设计方案，以下笔者分析与探讨该系统中的MIMO技术的空域资源的实际分配情况得出以下结论：（1）采用统计空分复用的方式可有效降低MIMO技术的难度，并在其进行使用过程中用户分簇会产生一定的影响；（2）要实现将容量最大化的目的，可以合理的对信道信息进行统计，此外为了达到用户分簇的目的，可以采用统计信道信息和贪婪算法，井将一些存在相似信道的用户分配于同簇内；（3）由于相关工作人员对分簇方法的具体实施与其性能有着一定的影响，所以，其传输方法会对其性能产生极大影响；所以应适当的调整分族度量，可以使用弦距离代替，并指出分簇算法，以达到合理分配资源的目的；（4）5G大规模天线无线传输理论和技术，属于目前重要的研究题目，对该方面的研究虽已获得明显的效果，但是该技术在降低其复杂性的方面，还需要进行深入研究，并找出合理的应对措施，深入研究无线系统的资源分配方案的设计，进而推动该技术的可持续发展。

Spartan-3E Starter Kit Board User GuideChapter 1: Introduction and OverviewChapter 2: Switches, Buttons, and KnobChapter 3: Clock SourcesChapter 4: FPGA Configuration OptionsChapter 5: Character LCD ScreenChapter 6: VGA Display PortChapter 7: RS-232 Serial PortsChapter 8: PS/2 Mouse/Keyboard PortChapter 9: Digital to Analog Converter (DAC)Chapter 10: Analog Capture CircuitChapter 11: Intel StrataFlash Parallel NOR Flash PROM Chapter 12: SPI Serial FlashChapter 13: DDR SDRAMChapter 14: 10/100 Ethernet Physical Layer Interface Chapter 15: Expansion ConnectorsChapter 16: XC2C64A CoolRunner-II CPLDChapter 17: DS2432 1-Wire SHA-1 EEPROMChapter 1：Introduction and OverviewSpartan-3E 入门实验板使设计人员能够即时利用Spartan-3E 系列的完整平台性能。

设备支持设备支持：：Spartan-3E 、CoolRunner-II关键特性关键特性：：Xilinx 器件: Spartan-3E (50万门，XC3S500E-4FG320C), CoolRunner™-II (XC2C64A-5VQ44C)与Platform Flash(XCF04S-VO20C)时钟时钟：：50 MHz 晶体时钟振荡器存储器: 128 Mbit 并行Flash, 16 Mbit SPI Flash, 64 MByte DDR SDRAM连接器与接口: 以太网10/100 Phy, JTAG USB 下载,两个9管脚RS-232串行端口, PS/2类型鼠标/键盘端口, 带按钮的旋转编码器, 四个滑动开关,八个单独的LED 输出, 四个瞬时接触按钮, 100管脚hirose 扩展连接端口与三个6管脚扩展连接器显示器: VGA 显示端口，16 字符- 2 线式 LCD电源电源：：Linear Technologies 电源供电，TPS75003三路电源管理IC 市场: 消费类, 电信/数据通信, 服务器, 存储器应用: 可支持32位的RISC 处理器，可以采用Xilinx 的MicroBlaze 以及PicoBlaze 嵌入式开发系统；支持DDR 接口的应用；支持基于Ethernet 网络的应用；支持大容量I/O 扩展的应用。

【配置学问】Virtex-5 FPGA 的配置配置方案Xilinx 为终端用户供应了配置Virtex-5 FPGA 所需的敏捷性。

Virtex-5 FPGA 支持以下方案：串行最简洁的配置方案，串行吞吐量。

主串行Xilinx FPGA 驱动Xilinx PROM CLK，因为Xilinx PROM 为Xilinx FPGA 供应了串行（x1）配置数据。

从串行Xilinx PROM 的内部振荡器驱动Xilinx FPGA CCLK，因为Xilinx PROM 为Xilinx FPGA 供应了串行（x1）配置数据。

从串行外部时钟驱动Xilinx PROM CLK，Xilinx PROM 驱动Xilinx FPGA CCLK，因为Xilinx PROM 为Xi linx FPGA 供应了串行（x1）配置数据。

返回页首从串行外部时钟驱动Xilinx FPGA CLK 和Xilinx PROM CLK，因为Xilinx PROM 为Xilinx FPGA 供应了串行（x1）配置数据。

主SPIVirtex-5 FPGA 驱动SPI PROM 时钟，因为SPI PROM 为Virtex-5 FPGA 供应了串行（x1）配置数据。

并行并行配置，可以实现最快速的吞吐量主并(Master-SelectMap)Xilinx FPGA 驱动Xilinx PROM CLK，因为Xilinx PROM 为Xilinx FPGA 供应了字节宽的（x8）配置数据。

返回页首从并(slave-SelectMAP)Xilinx PROM 的内部振荡器驱动Xilinx FPGA CCLK，因为Xilinx PROM 为Xilinx FPGA 供应了字节宽的（x8）配置数据。

从并(slave-SelectMAP)外部时钟驱动Xilinx PROM CLK，Xilinx PROM 驱动Xilinx FPGA CCLK，因为Xilinx PROM 为Xili nx FPGA 供应了字节宽的（x8）配置数据。

复位和上电复位1 在上电时，这器件要求VCCINT在精确的上升时间内，单调的上升到标准工作电压值。

2 如果电压没满足要求，这器件就不能执行合适的上电复位。

3 上电运行的顺序：先PROM的OE/RESET保持低电平，在配置开始以前要求电源能达到它们各自的POR（上电复位电压）门限，OE/RESET被定时释放后对稳定电源的应用有更多的余地。

4 在系统利用慢上升电源时，另外增加一个电源监控电路能被用做延时配置直到系统电源达到最小的操作电源在OE/RESET一直为低电平。

5 当OE/RESET被释放，INIT就被上拉为高电平，允许FPGA有次序的配置。

6 如果电压低于POR门限时，PROM复位，OE/RESET再为低，直到达到POR 门限。

7 对于PROM电压正常时，只要OE/RESET=0或CE=1,复位就开始，当地址计数器复位时，CEO输出高电平，其它的数据输出脚为高阻态。

8 XCFXXS PROM 只要求OE/RESET被释放以前，VCCINT上升到POR门限就行了。

9 XFCXXP PROM 在OE/RESET被释放以前，不但要求VCCINT上升到POR 门限，而且还要求VCCO达到被推荐的正常工作电压。

配置1 当JTAG配置指令在PROM里被更新时，PROM暂时给CF一个低电平，接着就给CF一个高电平。

结合CF脚在外部加了上拉电阻，此时在CF脚输出一个‘高-低-高’的脉冲个FPGA的PROGRAM 脚。

此次FPGA就依次的开始配置。

2 在CF脚外部必须加个上拉电阻，防止CF脚产生一个浮动到低电平的值而引起复位。

3 当XCFXXP的PROM存有多重设计文件时，CF脚必须连接到FPGA的PROGRAM_B脚去保证重新安放那些被选中的设计文件(配置有效)。

4 对于XCFXXS的PROM，CF脚只是个输出，如果没有由于的功能的话，可以不用连接FPGA。

在SPARTAN FPGA系列中，INIT_B脚使用内部下拉有典型的补偿，外部上拉电阻在INIT_B脚时，能产生一个不明确的信号给PROM的OE/RESET脚，鉴别一个错误的配置，CRC错误在INIT_B脚。