陕西科技大学 电子系统设计(EDA)模拟试卷
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陕西科技大学 大学物理 考试题第一学期页数:4
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EDA选择题题库
1.将设计的系统或电路按照EDA开发软件要求的某种形式表示出来。
并送入计算机的过程称为(A)：A:设计的输入B:设计的输出C:仿真D:综合2.一般把EDA 技术发展分为（B）个阶段。
A:2 B:3 C: 4 D: 53.大规模可编程器件主要有FPGA、CPLD两类，下列对CPLD结构与工作原理的描述中，正确的是__c___。
A. CPLD即是现场可编程逻辑器件的英文简称；B. CPLD是基于查找表结构的可编程逻辑器件；C. 早期的CPLD是从GAL的结构扩展而来；D. 在Altera公司生产的器件中，FLEX10K 系列属CPLD结构；4.综合是EDA设计流程的关键步骤，综合就是把抽象设计层次中的一种表示转化成另一种表示的过程；在下面对综合的描述中，___c__是错误的。
a)综合就是将电路的高级语言转化成低级的，可与FPGA / CPLD的基本结构相映射的网表文件；b)综合可理解为，将软件描述与给定的硬件结构用电路网表文件表示的映射过程，并且这种映射关系不是唯一的；c)综合是纯软件的转换过程，与器件硬件结构无关；d)为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综合约束。
5.IP核在EDA技术和开发中具有十分重要的地位，IP分软IP、固IP、硬IP；下列所描述的IP核中，对于硬IP的正确描述为____b______。
a)提供用VHDL等硬件描述语言描述的功能块，但不涉及实现该功能块的具体电路；b)提供设计的最总产品----掩膜；c)以网表文件的形式提交用户，完成了综合的功能块；d)都不是。
6.基于EDA软件的FPGA / CPLD设计流程为：原理图/HDL文本输入→___b_____→综合→适配→__________→编程下载→硬件测试。
①功能仿真②时序仿真③逻辑综合④配置⑤引脚锁定A．③① B.①② C.④⑤ D.④②7.下面对利用原理图输入设计方法进行数字电路系统设计，那一种说法是不正确的____b__。
(完整word版)EDA期末考试试卷及答案
第1页（共5页）班级 学号 姓名密 封 线 内 不 得 答 题一、单项选择题（30分，每题2分） 1．以下关于适配描述错误的是 BA ．适配器的功能是将综合器产生的网表文件配置于指定的目标器件中，使之产生最终的下载文件B ．适配所选定的目标器件可以不属于原综合器指定的目标器件系列C ．适配完成后可以利用适配所产生的仿真文件作精确的时序仿真D ．通常，EDAL 软件中的综合器可由专业的第三方EDA 公司提供，而适配器则需由FPGA/CPLD 供应商提供2．VHDL 语言是一种结构化设计语言；一个设计实体（电路模块）包括实体与结构体两部分，结构体描述 D 。
A ．器件外部特性B ．器件的综合约束C ．器件外部特性与内部功能D ．器件的内部功能 3．下列标识符中， B 是不合法的标识符。
A ．State0B ．9moonC ．Not_Ack_0D ．signall4．以下工具中属于FPGA/CPLD 集成化开发工具的是 DA ．ModelSimB ．Synplify ProC ．MA TLABD ．QuartusII 5．进程中的变量赋值语句，其变量更新是 A 。
A ．立即完成B ．按顺序完成C ．在进程的最后完成D ．都不对6．以下关于CASE 语句描述中错误的是 AA ．CASE 语句执行中可以不必选中所列条件名的一条B ．除非所有条件句的选择值能完整覆盖CASE 语句中表达式的取值，否则最末一个条件句的选择必须加上最后一句“WHEN OTHERS=><顺序语句>”C ．CASE 语句中的选择值只能出现一次D ． WHEN 条件句中的选择值或标识符所代表的值必须在表达式的取值范围7．以下哪个程序包是数字系统设计中最重要最常用的程序包 B A ．STD_LOGIC_ARITH B ．STD_LOGIC_1164C ．STD_LOGIC_UNSIGNEDD ．STD_LOGIC_SIGNED8．基于EDA 软件的FPGA / CPLD 设计流程为：原理图/HDL 文本输入→ A →综合→适配→时序仿真→编程下载→硬件测试。
西电系统仿真期末题（12年机电院自动化系）
西电系统仿真期末题（12年机电院自动化系）第一篇：西电系统仿真期末题(12年机电院自动化系)声明：考完试，感觉自己还记得几题，又困扰于我们考试时没有往届期末题，复习比较困难，所以就简单回忆一下我们今年的考题。
主要是讲涉及到的内容，不说具体题目。
一、简答（35分）1、一次模型、二次模型的定义。
2、仿真三要素以及它涉及到的三种活动3、浮点数是连续、离散等（自学内容）4、VR的三个部分（自学内容）5、随机数、同余法优缺点6、实时仿真的关键7、仿真、实验、现场实验的特点和关系（我们复习到）二、计算题（35分）1、①给出Ʈmax Ʈmin，判断是否为病态系统。
②求ts、Tz.③求仿真步数（有点难度，主要在于复习时要够全面）2、求偏微分方程组（只要上课理解了，就很简单）3、求递推公式；RK-2法，还有那个画图（这道题基本上是课上布置的课后习题，有3问，每年必考内容）三、算法比较（30分）涉及到各种方法，从精度、速度、稳定度、截断误差阶数、数学模型、适用范围（线性非线性）、变步长、误差来源等，这部分内容每年必考，以填表格为主。
注意：1、必考内容是算法比较和计算题第3题（其他的每年变化会比较大）2、由于1的原因，所以复习时就要把每个知识点都复习到，很重要的是你要理解，你要自己弄明白，死记硬背好像有点行不通3、如果你上课认真听讲和做笔记的话，考试应该不成问题最后，提醒学弟学妹，屈老师是一位很好、很认真的老师，大家一定要好好听课哟。
还有一点，老师出的题没有都会变化（包括题型），所以不要过分迷恋往年真题，关键是自己好好学习，好好复习。
听老师所，往后题型会变化很大，所以要做好准备啦。
最后，预祝大家都能学好这门课，并考一个好成绩。
第二篇：机电一体化系统设计期末复习题机电一体化系统设计期末复习题一、选择题（每题2分，共50分）1.那些不是结构型传感器A.弹簧管B.双金属片C.水银温度计D.电感电容 2.那些不是物理型传感器的特点A.无中间转换机构B.固体传感C.集成D.体积大 3.哪一项不是传感器指标A.类型B.容量C.体积B.线性度 4.下列哪项对热电偶的说法不正确A.不能测量绝对温度B.利用的是温差效应C.铂电阻属于热电偶D.需要冷端补偿 5.传感器的环境参数不包括什么A.环境温度B.湿度C.冲击D.噪音 6.传感器的基本性能参数不包括什么A.量程B.灵敏度C.动态特性D.尺寸 7.半闭环伺服结构的特点不包括：A.系统简单B.稳定性好C.调试困难D.成本较低8.际转速1350r/min、电源频率50Hz的交流感应电动机，其转差率是多少？A.0.05B.0.1C.0.15D.0.2 9.某步进电动机三相单三拍运行时步距角为3°，三相六拍运行时步距角是多少？A.3°C.2°D.1.5° 10.采用PWM驱动系统的优点不包括A.频率高、频带窄B.电流脉动小C.电源的功率因数高D.动态硬度好11.设丝杠导程5mm，2/4相步进电机的步距角为1.8度，半步驱动时的脉冲当量为多少？A.0.00625mmB.0.0125mmC.0.025mmD.0.05mm 12.下列哪一项不是机电一体化系统的主要构成装置A.电子装置B.控制装置C.驱动装置D.机械装置 13.下列把一项是出现低速爬行现象不稳定的主要原因A.电压不稳定B.非线性摩擦力C.负载扭矩不稳定D.润滑不良 14.滚动导轨预加负载的目的是什么A.防止超速B.消除间隙C.降低噪音D.提高刚度 15.哪项不是滚珠丝杠副的主要尺寸参数A.公称直径B.长度C.导程D.行程 16.哪项不是机械传动要满足伺服控制的主要要求A.传动精度B.寿命长C.稳定性D.快速响应性 17.下列哪一项属于变异性设计A.没有参照样板的设计B.根据故障查找故障原因C.部更改，适应性变动D.适应于量的方面变更要求，方案功能结构不变 18.哪项不是机电一体化产品概念设计的核心内容A.功能C.结构D.模式 19.传统的机电产品的设计注重A.安全系数设计B.功能设计C.机械设计D.电路设计 20.PI称为（）控制算法。
陕西科技大学电子技术考试题A汇编
三、（本大题 15 分）试列出如下所示逻辑电路图的状态表，画出波形图，并指出是什么类型
的计数器（设 Q0 ， Q1 的初始状态均为“0”）。
第６页共4页
Q1
Q0
Q1
J1
C1
Q1
K1
RD
C
Q0
J0
Q0
C0
Q0
K0
Q1
RD
C
RD 四、（本大题 10 分）电路如图所示，试分析电路的逻辑功能。要求：写出逻辑表达式并化简；
）。
A．1V
B．2V C．5V
D．6V
4. 题 4 图所示电路，集成运放的最大输出电压为±12V，下列说法正确的是（
）。
A．ui=1V，u0=-12V B．ui=2V，u0=-12V C．ui=4V，u0=-12V D．ui=5V，u0=+12V
题4图
5．单相桥式整流电路变压器次级电压为 15V(有效值)，则每个整流二极管所承受的最大
EP ET
RDBiblioteka 74LS160LD CLK
A3
Q3
A2
Q2
A1
Q1
A0
Q0
第３页共4页
六 、 ( 1 5 分 ) 电 路 如 图 所 示 ， 已 知 晶 体 管 的 β = 80， rbe = 1.3k Ω ， UBE = 0.6V ， RB1 = 150k Ω ， RB2= 47 kΩ， RC = 3.3kΩ ， RE1 = 200Ω， RE2 = 1.3k Ω ， RL = 5.1kΩ，
指出逻辑功能。
五 、（本大题 15 分）电 路 如 图 所 示 ， 已 知 RB = 400kΩ， RC = 1kΩ ，UBE = 0.6 V， rbe = 1kΩ ，要 求 : ( 1 ) 今 测 得 UCE = 15 V，试 求 发 射 极 电 流 IE以及晶体管的 β ； ( 2 ) 欲 将 晶 体 管 的 集 射 极 电 压 UCE减 小 到 8 V ，试 求 R B 应 调 整 为 多 大 。
陕西科技大学期末考试复习题第一期
陕西科技大学期末考试复习题——第一期陕西科技大学编机电过控系审第一篇模拟电子技术特别提示：考试作弊者，不授予学士学位，情节严重者开除学籍。
陕西科技大学试题纸课程模拟电子技术基础班级学号姓名题号一二三四五六七八九十总分得分阅卷人一、单项选择题（本大题共12小题，每小题2分，共24分）1. 在基本放大电路的三种组态中，输入电阻最大的放大电路是（）。
A.共射放大电路B.共基放大电路C.共集放大电路D.不能确定2. 在由NPN晶体管组成的基本共射放大电路中，当输入信号为1kHz,5mV的正弦电压时，输出电压波形出现了底部削平的失真，这种失真是（）。
A.饱和失真B.截止失真C.交越失真D.频率失真3. 在图示电路中，设二极管的正向压降可以忽略不计，反向饱和电流为0.1 mA, 反向击穿电压为25V且击穿后基本不随电流而变化，这时电路中的电流I等于（）。
A. 0.1 mAB. 2.5mAC. 5mAD. 15 mA4. 在放大电路中，场效应管应工作在输出特性的（）。
A.可变电阻区B.截止区C.饱和区D.击穿区5. 为了减小温度漂移，通用型集成运放的输入级多采用（）。
A.共射电路B.共集电路C.差动放大电路D.OCL电路6. 当环境温度降低时，二极管的反向电流（）。
A.不变B. 增大C.减小7. 运放的共模抑制比越大越好，因为它越大，表明运放的（）。
A.放大倍数越稳定B.交流放大倍数越大C.抑制温漂能力越强 8. 要求得到一个由电流控制的电压源，应引入（ ）负反馈。
A.电压串联B.电压并联C.电流串联D.电流并联 9. 对频率稳定度要求较高的振荡器，要采用（ ）。
。
A. LC 振荡电路；B. RC 振荡电路；C. RL 振荡电路；D.石英晶体振荡电路。
10. 正弦波振荡器是一种（ ）的电子电路A.将交流电能转换为直流电能 B ．将直流电能转换为交流电能C.对交流信号进行放大处理11.为增大电压放大倍数，集成运放的中间级多采用（ ） 。
EDA技术及应用(试题A,信工09)
特别提示：考试作弊者，不授予学士学位，情节严重者开除学籍。
陕西科技大学试题纸(A卷)课程EDA技术及VHDL 班级电信09学号姓名1.简答题（每小题5 分，共35分）(1) 简述EDA、SOPC、Quartus II和NIOS II的含义。
(2) VHDL由哪几部分组成？各部分的主要作用是什么？(3) 时序电路和组合电路的主要区别是什么？如何通过VHDL描述出时序逻辑电路？试举例说明。
(4) 什么是运算符重载？试举例说明。
(5) 在VHDL中，同步复位与异步复位如何描述？试描述具有异步复位端ARST_n和同步复位端SRST_n的D触发器。
(6) 什么是进程？试用进程语句描述二选一的数据选择器, 可以从D0和D1两路数据中根据信号SEL的不同选择其中一路输出。
(7) 简述在Quartus II环境下进行开发的主要步骤。
2.填空题(每空1分，共20分)（1）标准逻辑位类型（STD_LOGIC）共有9种取值，其中‘0’表示________________，‘1’表示________________，‘Z’表示________________，‘X’表示________________，‘-’表示________________。
（2）VHDL中，描述电路端口的语句由关键字____________引导，共有____________、____________、____________、___________四种模式。
（3）VHDL中，数据对象有三类，分别是____________、____________和____________，其中端口的数据类型默认属于____________。
（4）进程的说明部分主要定义____________（全局/局部）变量。
在进程说明语句中不允许定义________________（信号/变量）和______________（全局/局部）变量。
进程本身是________________语句，进程必须由_____________的变化来启动，__________是进程间的通信线。
陕西科技大学数字电子技术模拟试卷[1]
3) F ( A, B, C ) AB ABC A( B AB )
__________ __________ ______________ __________ ______
A B BC AB AB A B BC A 0 三、画图题 (10 分 每题 5 分 ) 1、 2、
B C
六、 用 T 触发器和异或门构成的某种电路如图 5(a)所示， 在示波器上观察到波形如图 5(b)所示。 试问该电路是如何连接的？请在原图上画出正确的连接图，并标明 T 的取值。 （6 分）
6
八、综合分析图 7 所示电路，RAM 的 16 个地址单元中的数据在表中列出。要求： （1）说明 555 定时器构成什么电路？ （2）说明 74LS160 构成多少进制计数器？ （18 分）
陕西科技大学《数字电子技术》 期末考试模拟试题 试卷（一）
一、 二、 考试时间 （ 120 填空题（ 22 分每空 2 分） A ）分钟 1、 A 0 , A1
A’
。 态. 多谐振荡器两个状态都为 有 关， 而与
2、JK 触发器的特性方程为： 。 3、单稳态触发器中,两个状态一个为 态，另一个为 暂稳态， 施密特触发器两个状态都为 态. 4、组 合逻 辑电 路的 输出仅 仅只 与该 时刻 的 无关。
3
__________ ______
________________
四、分析题 (17 分 ) 1、 （6 分） L A B 2、 （11 分）五进制计数器
五、设计题 (28 分 ) 1、 （20 分）
1）根据题意，列出真值表 由题意可知，令输入为 A、B、C 表示三台设备的工作情况， “1”表示正常， “0”表示不正常，令输出为 R， Y，G 表示红、黄、绿三个批示灯的 状态， “1”表示亮， “0”表示灭。 A 0 0 0 0 1 1 1 1 0 0 1 1 B 0 1 0 1 C R YG 1 10 0 10 0 10 1 00 0 10 1 00 1 00 0 01
EDA模拟试卷及答案
EDA試卷答案一、单项选择题1、2. 基于EDA软件的FPGA/CPLD设计流程为：原理图/HDL文本输入→__A__→综合→适配→____B____→编程下载→硬件测试。
A. 功能仿真B. 时序仿真C. 逻辑综合D. 配置3. IP核在EDA技术和开发中具有十分重要的地位；提供用VHDL等硬件描述语言描述的功能块，但不涉及实现该功能块的具体电路的IP核为__A___ A. 软IP B. 固IPC. 硬IP4. 综合是EDA设计流程的关键步骤，在下面对综合的描述中，_____D____是错误的。
A. 综合就是把抽象设计层次中的一种表示转化成另一种表示的过程。
B. 综合就是将电路的高级语言转化成低级的，可与FPGA / CPLD的基本结构相映射的网表文件。
C. 为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综合约束。
D. 综合可理解为，将软件描述与给定的硬件结构用电路网表文件表示的映射过程，并且这种映射关系是唯一的（即综合结果是唯一的）。
5. 大规模可编程器件主要有FPGA、CPLD两类，其中CPLD通过___A__实现其逻辑功能。
A. 可编程乘积项逻辑B. 查找表（LUT）C. 输入缓冲D. 输出缓冲6. VHDL语言是一种结构化设计语言；一个设计实体（电路模块）包括实体与结构体两部分，结构体描述_____B___。
A. 器件外部特性B. 器件的内部功能C. 器件外部特性与内部功能D. 器件的综合约束7. 电子系统设计优化，主要考虑提高资源利用率减少功耗（即面积优化），以及提高运行速度（即速度优化）；下列方法中___A___不属于面积优化。
A. 流水线设计B. 资源共享C. 逻辑优化D. 串行化8. 进程中的信号赋值语句，其信号更新是___B____。
A. 立即完成B. 在进程的最后完成C. 按顺序完成D. 都不对9. 不完整的IF语句，其综合结果可实现__A__。
A. 时序逻辑电路B. 组合逻辑电路C. 双向电路D. 三态控制电路10. 状态机编码方式中，其中__A__占用触发器较多，但其简单的编码方式可减少状态译码组合逻辑资源，且易于控制非法状态。
西电eda试题及答案
西电eda试题及答案一、单项选择题（每题2分，共20分）1. EDA技术指的是什么？A. 电子数据交换B. 电子设计自动化C. 电子文档分析D. 电子设备应用答案：B2. 在EDA软件中，HDL指的是什么？A. 高级硬件描述语言B. 高级硬件定义语言C. 高级硬件描述逻辑D. 高级硬件设计语言答案：A3. 下列哪个不是FPGA的常用开发工具？A. QuartusB. ModelSimC. VivadoD. MATLAB答案：D4. 在VHDL中，以下哪个关键字用于定义并行语句？A. ifB. forC. beginD. end答案：C5. 以下哪个不是数字电路设计中常用的逻辑门？A. 与门B. 或门C. 非门D. 异或门答案：D6. 在数字逻辑设计中，同步电路与异步电路的主要区别是什么？A. 同步电路使用时钟信号B. 异步电路使用时钟信号C. 同步电路不使用时钟信号D. 异步电路不使用时钟信号答案：A7. 在EDA设计中，仿真的主要目的是什么？A. 验证设计的功能B. 测试设计的稳定性C. 优化设计的参数D. 以上都是答案：D8. 下列哪个不是EDA设计流程中的步骤？A. 需求分析B. 模块设计C. 硬件编程D. 软件编程答案：D9. 在VHDL中，以下哪个不是进程的属性？A. sensitivity listB. process nameC. process typeD. process statement答案：C10. 在Verilog中，以下哪个关键字用于定义一个模块？A. moduleB. functionC. taskD. always答案：A二、多项选择题（每题3分，共15分）1. 下列哪些是EDA设计中常用的硬件描述语言？A. VHDLB. VerilogC. C++D. SystemVerilog答案：ABD2. 在FPGA设计中，以下哪些是常见的测试方法？A. 功能仿真B. 时序仿真C. 硬件测试D. 软件测试答案：ABC3. 下列哪些是数字电路设计中常用的仿真工具？A. ModelSimB. Xilinx ISEC. VivadoD. Quartus答案：AC4. 在EDA设计中，以下哪些是设计验证的方法？A. 代码审查B. 功能仿真C. 时序仿真D. 硬件测试答案：ABCD5. 在VHDL中，以下哪些是并行语句？A. ifB. caseC. forD. generate答案：BCD三、简答题（每题5分，共20分）1. 请简述EDA技术在现代电子设计中的重要性。
EDA技术EDA技术试卷(练习题库)(2023版)
EDA技术EDA技术试卷(练习题库)1、个项目的输入输出端口是定义在（）。
2、描述项目具有逻辑功能的是（）。
3、关键字ARCHITECTURE定义的是。
4、 MAXPLUSII中编译VHDL源程序时要求（）。
5、 1987标准的VHDL语言对大小写是（）。
6、关于1987标准的VHDL语言中，标识符描述正确的是（）。
7、符合1987VHDL标准的标识符是（）。
8、 VHDL语言中变量定义的位置是（）。
9、 VHDL语言中信号定义的位置是（）。
10、变量是局部量可以写在（）。
11、变量和信号的描述正确的是（）。
12、关于VHDL数据类型，正确的是（）。
13、下面数据中属于实数的是（）。
14、下面数据中属于位矢量的是（）。
15、可以不必声明而直接引用的数据类型是（）。
16、 STD_LOGIG_1164中定义的高阻是字符（）。
17、 STD_LOGIG_1164中字符H定义的是（）。
18、使用STD_LOGIG_1164使用的数据类型时（）。
19、 VHDL运算符优先级的说法正确的是（）。
20、如果a=1，b=0，则逻辑表达式（aANDb）OR（NOTbANDa）的值是（）。
21、不属于顺序语句的是（）。
22、正确给变量X赋值的语句是（）。
23、 EDA的中文含义是（）。
24、 EPF10K20TC144-4具有多少个管脚（）。
25、如果a=1，b=1，则逻辑表达式（aXORb）OR（NOTbANDa）的值是（）。
26、 MAX+PLUSII的，数据类型为std_logic_vector，试指出下面那个30、在一个VHDL，数据类型为integer，数据范围0to127，下面哪个赋31、下列那个流程是正确的基于EDA软件的FPGA/CPLD和变量的说法，哪一个是不正确的：（）。
33、下列语句中，不属于并行语句的是：（）。
34、（）在EDA工具中，能将硬件描述语言转换为硬件电路的重要工具软件称为。
35、不是操作符号它只相当与作用" target="_blank">在VHDL的CASE语句中，条件句中的“=>”不是操作符号，它只相当与（）作用。
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陕西科技大学电子专业EDA模拟试卷一、选择题：（20分）1．下列是EDA技术应用时涉及的步骤：A. 原理图/HDL文本输入;B. 适配;C. 时序仿真;D. 编程下载;E. 硬件测试; F. 综合请选择合适的项构成基于EDA软件的FPGA / CPLD设计流程：A → ___F___ → ___B__ → ____C___ → D → ___E____2．PLD的可编程主要基于A. LUT结构或者 B. 乘积项结构：请指出下列两种可编程逻辑基于的可编程结构：FPGA 基于 ____A_____CPLD 基于 ____B_____3．在状态机的具体实现时，往往需要针对具体的器件类型来选择合适的状态机编码。
对于A. FPGA B. CPLD 两类器件：一位热码状态机编码方式适合于 ____A____ 器件；顺序编码状态机编码方式适合于 ____B____ 器件；4．下列优化方法中那两种是速度优化方法：____B__、__D__A. 资源共享B. 流水线C. 串行化D. 关键路径优化5．综合是EDA设计流程的关键步骤，综合就是把抽象设计层次中的一种表示转化成另一种表示的过程；在下面对综合的描述中，___D___是错误的。
A. 综合就是将电路的高级语言转化成低级的，可与FPGA / CPLD的基本结构相映射的网表文件；B. 为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综合约束；C. 综合可理解为，将软件描述与给定的硬件结构用电路网表文件表示的映射过程，并且这种映射关系不是唯一的。
D.综合是纯软件的转换过程，与器件硬件结构无关；6．嵌套的IF语句，其综合结果可实现___D___。
A. 条件相与的逻辑B. 条件相或的逻辑C. 条件相异或的逻辑D. 三态控制电路7．在一个VHDL设计中Idata是一个信号，数据类型为std_logic_vector，试指出下面那个赋值语句是错误的。
DA. idata <= “00001111”;B. idata <= b”0000_1111”;C. idata<= X”AB”;D. idata<= B”21”;8、在VHDL语言中，下列对时钟边沿检测描述中，错误的是__D___。
A. if clk’event and clk = ‘1’ thenB. if falling_edge(clk) thenC. if clk’event and clk = ‘0’ thenD.ifclk’stable and not clk = ‘1’ then8．请指出Altera Cyclone系列中的EP1C6Q240C8这个器件是属于__C___A. ROMB. CPLDC. FPGAD.GAL二、EDA名词解释，（10分）写出下列缩写的中文（或者英文）含义：1.ASIC 专用集成电路2.FPGA 现场可编程门阵列3.CPLD 复杂可编程逻辑器件4.EDA 电子设计自动化5.IP 知识产权核6.SOC 单芯片系统简要解释JT AG，指出JTAG的用途JTAG，joint test action group，联合测试行动小组的简称，又意指其提出的一种硬件测试标准，常用于器件测试、编程下载和配置等操作。
三、VHDL程序填空：（10分）下面程序是参数可定制带计数使能异步复位计数器的VHDL描述，试补充完整。
-- N-bit Up Counter with Load, Count Enable, and-- Asynchronous ResetLibrary ieee;Use IEEE.std_logic_1164.all;Use IEEE.std_logic_unsigned.all;Use IEEE.std_logic_arith.all;Entity counter_n isgeneric(width : integer := 8);port(data : in std_logic_vector (width-1 downto 0);load, en, clk, rst : in std_logic;q : out std_logic_vector (width - 1downto 0));End counter_n;Architecture behave of counter_n isSignal count :std_logic_vector (width-1 downto 0);Beginprocess (clk, rst)Beginifrst = '1' thencount <= (others => ‘0’); ―― 清零elsif clk’event and clk = ‘1’then ―― 边沿检测if load = '1' thencount<= data;elsif en = '1' thencount<= count + 1;end if;end if;end process;q <= count;end behave;四、VHDL程序改错：（10分）仔细阅读下列程序，回答问题LIBRARY IEEE; -- 1USE IEEE.STD_LOGIC_1164.ALL; -- 2ENTITY LED7SEG IS -- 3PORT ( A : IN STD_LOGIC_VECTOR(3 DOWNTO 0); -- 4CLK : IN STD_LOGIC; -- 5LED7S : OUT STD_LOGIC_VECTOR(6 DOWNTO 0)); -- 6 END LED7SEG; -- 7ARCHITECTURE one OF LED7SEG IS -- 8SIGNAL TMP : STD_LOGIC; -- 9BEGIN -- 10SYNC : PROCESS(CLK, A) -- 11BEGIN -- 12IF CLK'EVENT AND CLK = '1' THEN -- 13TMP <= A; -- 14END IF; -- 15 END PROCESS; -- 16OUTLED : PROCESS(TMP) -- 17BEGIN -- 18CASE TMP IS -- 19WHEN "0000" => LED7S <= "0111111"; -- 20WHEN "0001" => LED7S <= "0000110"; -- 21WHEN "0010" => LED7S <= "1011011"; -- 22WHEN "0011" => LED7S <= "1001111"; -- 23WHEN "0100" => LED7S <= "1100110"; -- 24WHEN "0101" => LED7S <= "1101101"; -- 25WHEN "0110" => LED7S <= "1111101"; -- 26WHEN "0111" => LED7S <= "0000111"; -- 27WHEN "1000" => LED7S <= "1111111"; -- 28WHEN "1001" => LED7S <= "1101111"; -- 29END CASE; -- 30 END PROCESS; -- 31 END one;1．在程序中存在两处错误，试指出，并说明理由：在MAX+PlusII中编译时，提示的错误为：Error: Line 14: File f:\upload\eda\maxplusii\my_proj\s8_5\led7seg.vhd: Type error: type in waveform element must be "std_ulogic"Error: Line 19: File f:\upload\eda\maxplusii\my_proj\s8_5\led7seg.vhd: VHDL syntax error: expected choices in case statement14行，TMP和A矢量位宽不一致19行，CASE语句缺少WHEN OTHERS语句处理剩余条件2．修改相应行的程序（如果是缺少语句请指出大致的行数）：错误1 行号：9程序改为：SIGNAL TMP : STD_LOGIC_VECTOR(3 DOWNTO 0);错误2 行号：29程序改为：这行后添加 when others => null;五、阅读下列VHDL程序，画出相应ＲＴＬ图：（10分）LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY three IS PORT(clk,d : IN STD_LOGIC; dout : OUT STD_LOGIC ); END;ARCHITECTURE bhv OF three IS SIGNAL tmp: STD_LOGIC; BEGINP1: PROCESS(clk) BEGINIF rising_edge(clk) THEN Tmp<= d; dout<= tmp; END IF;END PROCESS P1; END bhv;六、写VHDL 程序：（20分）1. 数据选择器MUX,其系统模块图和功能表如下图所示。
试采用下面四种方式中的两种来描述该数据选择器MUX 的结构体。
SEL COUT 00011011OTHERSA orB A xor BA norB A and B “XX ”Library ieee;Use ieee.std_logic_1164.all;Entity mymux isPort ( sel : in std_logic_vector(1 downto 0); -- 选择信号输入Ain, Bin : in std_logic_vector(1 downto 0); -- 数据输入Cout : out std_logic_vector(1 downto 0) );End mymux;(1)Architecture one of mymux isBeginProcess (sel, ain, bin)BeginIf sel = “00” then cout<= ain or bin;Elsifsel = “01” t hen cout<= ainxor bin;Elsifsel = “10” then cout<= ain and bin;Else cout<= ain nor bin;End if;End process;End one;(2)Architecture two of mymux isBeginProcess (sel, ain, bin)BeginCase sel iswhen “00” =>cout<= ain or bin;when “01” =>cout<= ainxor bin;when “10” =>cout<= ain and bin;when others =>cout<= ain nor bin;End case;End process;End two;2. 看下面原理图，写出相应VHDL描述Library ieee;Use ieee.std_logic_1164.all;Entity mycir isPort (ain , bin , clk : in std_logic;Cout : out std_logic);End mycir;Architecture one of mycir isSignal tb, tc;BeginProcess (clk) beginIf clk’event and clk = ‘1’ thentb<= bin;end if;End process;Process (clk, tc) beginIf clk = ‘1’ then cout<= tc;end if;End process;Tc<= ainxortb;End one;一、简答题：（30分，每题6分)1.简述CPLD和FPGA的结构特点与应用特性。