基于EDA的三位十进制计数器

南京工程学院自动化学院实验报告课程名称电子设计自动化EDA技术实验项目名称10进制计数器设计实验学生班级实验学生姓名同组学生姓名实验时间实验地点实验成绩评定指导教师签字年月日24其中D 表示输入初始计数值，Sta 为计数开始，Q 表示当前计数值；LD 表示预制计数值，LD 为“0”，初始计数值打入器件；UD 表示计数方向，UD 为‘0’，计数器加计数，UD 为‘1’，计数器减计数；C 表示器件工作态，C 为‘0’，表示计数器正在计数；C 为‘1’，表示计数器计数结束；CP 为计数脉冲。

四、实验方案设计、实验方法 1. 实验方案10进制计数器的VHDL 描述有多种方法，设计过程中可以采用计数脉冲CP 作为敏感量，CP 的每个上升沿，计数值Q 加‘1’或减‘1’，加到‘9’后回‘0’或减到‘0’后回‘9’，语句可采用case …when 、with …select 、if …then 以及加减运算等多种结构实现。

也可以首先设计基本的触发器、锁存器等元件，而后通过元件的互联实现。

本实验中根据真值表用if-then 结构实现10进制计数器 2. 实验方法首先根据前文所述，对照真值表的列出的不同输入逻辑状态，分情况依次输出于输入的对应关系，而后编译综合，由开发系统自行实现电路功能。

五、实验步骤1. 设计输入 利用FILE\New 菜单输入VHDL 源程序，创建源文件D0 D1 D2 D3 CP Sta LD UDQ0 Q1 Q2 Q3 C62. 器件及管脚逻分配图管脚分配情况如图，所选器件为EPM7032AELCC44-43. 仿真波形10进制计数器的仿真波形如下图，从波形可以得出，输入输出满足前文真值表，设计电路功能达到设计要求4. 时序分析图上述时间分析可以得到，输出信号存在3ns的时间延迟，它主要与器件速度、表达逻辑的合理性有关，选用速度更高器件、优化设计可以使该值降低。

8。

2.1 十进制计数器流程2.11 建立工作库文件夹和编辑设计文件任何一项设计都是一项工程（Project），都必须首先为此工程建立一个放置与此工程相关的所有设计文件的文件夹。

此文件夹将被EDA软件默认为工作库（Work Library）。

一般，不同的设计项目最好放在不同的文件夹中，而同一工程的所有文件都必须放在同一文件夹中。

在建立了文件夹后就可以将设计文件通过Quartus II的文本编辑器编辑并存盘，步骤如下：（1）新建一个文件夹。

这里假设本项设计的文件夹取名为CNT10B，在D盘中，路径为d:\cnt10b 。

注意，文件夹名不能用中文，也最好不要用数字。

（2）输入源程序。

打开QuartusII，选择菜单File→New。

在New窗口中的Device Design Files中选择编译文件的语言类型，这里选择“VHDL File”（如图2-1所示）。

然后在VHDL 文本编译窗中输入(键入)例3-22所示的VHDL示例程序。

图2-1 选择编辑文件的语言类型《示例程序和实验指导课件位置》：\EDA_BOOK3_FOR_1C6\chpt4\EXPT53_cnt10\工程cnt10【例3-22】LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY CNT10 ISPORT (CLK,RST,EN : IN STD_LOGIC;CQ : OUT STD_LOGIC_VECTOR(3 DOWNTO 0);COUT : OUT STD_LOGIC );END CNT10;ARCHITECTURE behav OF CNT10 ISBEGINPROCESS(CLK, RST, EN)VARIABLE CQI : STD_LOGIC_VECTOR(3 DOWNTO 0);BEGINIF RST = '1' THEN CQI := (OTHERS =>'0') ; --计数器异步复位ELSIF CLK'EVENT AND CLK='1' THEN --检测时钟上升沿IF EN = '1' THEN --检测是否允许计数（同步使能）IF CQI < 9 THEN CQI := CQI + 1; --允许计数, 检测是否小于9 ELSE CQI := (OTHERS =>'0'); --大于9，计数值清零END IF;END IF;END IF;IF CQI = 9 THEN COUT <= '1'; --计数大于9，输出进位信号ELSE COUT <= '0';END IF;CQ <= CQI; --将计数值向端口输出END PROCESS;（3）文件存盘。

物理与电气工程学院课程设计报告十进制计数器设计一、实验任务熟悉QuartusⅡ的Verilog HDL文本设计流程全过程，学习计数器的设计、仿真和硬件测试。

EDA的设计流程为原理图/HDL文本编辑、逻辑综合、FPGA/CPLD适配、FPGA/CPLD编程下载。

EDA的设计所用的软件是Quartus II 软件，Quartus II 软件可以用图形输入、VHDL文本输入的方法输入，之后进行时序仿真，EDA设计流程的最后一步是将程序下载到开发板上，进行硬件测试。

二、实验原理根据频率的定义和频率测量的基本原理，测定信号的频率必须有一个脉宽为1秒的对输入信号脉冲计数允许的信号；1秒计数结束后，计数值锁入锁存器的锁存信号和为下一测频计数周期作准备的计数器清0信号。

这3个信号可以由一个测频控制信号发生器产生，即图6-24中的TESTCTL，它的设计要求是，TESTCTL的计数使能信号CNT_EN能产生一个1秒脉宽的周期信号，并对频率计的每一计数器CNT10的ENA使能端进行同步控制。

当CNT_EN高电平时，允许计数；低电平时停止计数，并保持其所计的脉冲数。

在停止计数期间，首先需要一个锁存信号LOAD的上跳沿将计数器在前1秒钟的计数值锁存进各锁存器REG4B中，并由外部的7段译码器译出，显示计数值。

设置锁存器的好处是，显示的数据稳定，不会由于周期性的清零信号而不断闪烁。

锁存信号之后，必须有一清零信号RST_CNT对计数器进行清零，为下1秒钟的计数操作作准备。

按规定编写程序如下：module CNT10 (CLK,RST,EN,LOAD,COUT,DOUT,DATA);input CLK,EN,RST,LOAD;input [3:0] DATA;output [3:0] DOUT;output COUT;reg [3:0] Q1 ; reg COUT ;assign DOUT = Q1;always @(posedge CLK or negedge RST) beginif (!RST) Q1 <= 0;else if (EN) beginif (!LOAD) Q1 <= DATA;else if (Q1<9) Q1 <= Q1+1;else Q1 <= 4'b0000; endendalways @(Q1)if (Q1==4'h9) COUT = 1'b1;else COUT = 1'b0;endmodule编写Verilog程序描述一个电路，实现以下功能：设计带有异步复位、同步计数使能和可预置型的十进制计数器。

模323计数器设计实验报告一、实验内容在QuartusII平台上，利用VHDL代码实现学号323计数器的设计，并在三位数码管显示出来。

二、实验步骤与过程分析1、建立工程。

打开Quartus II软件平台，点击File---〉new project wizard建立一个工程xuehao_323,工程所在文件夹名字为xuehao_323,设置顶层实体名称为xuehao_323，点击next设置device，按照实验箱上FPGA的芯片名更改编程芯片的设置。

分析：选择的硬件平台是Altera EPF10K20TI144_4的FPGA试验箱。

2、添加VHDL文件。

在所在工程添加文件cnt10.vhd（十进制计数器），cnt_xuehao.vhd（323进制计数器），scan_led3_vhd.vhd（三位数码管显示），exp_cnt_xuehao323_7seg.vhd（数码管显示323三位学号计数器）四个文件。

这里通过老师给出的代码进行修改且理解：cnt10.vhd如下：分析：这是十进制计数器的VHDL代码设计，因为十进制有十个状态，所以输入数据和输出状态需要四位宽，其中输入端口有aclr 清零端，clock时钟信号，cnt_en使能端，data[3..0]数据输入，sload装载使能，当aclr为高电平有效时，输出清零，从0开始，计数为时钟信号clock的上升沿到来时且使能端cnt_en 为高电平有效时自动加1（sload为低电平时），如果装载使能sload为高电平有效时，则装载数据data[3..0]，输出端口有两个，分别为cout（当q[3..0]为9时输出为高电平），q[3..0]变化为0—9循环变化。

cnt_xuehao.vhd分析如下：这里是调用cnt_10十进制计数器的元件例化来设计323（学号）计数器。

输入端口aclr（高电平有效清零端）,clock（时钟信号上升沿有效）,cnt_en（使能端）,sload（装载时能，高电平有效时装在输入的数据），datab[3..0],datas[3..0],datag[3..0]（三位学号的数据输入端，每位变化相当于一个十进制计数器）；输出端口qb[3..0]（百位）qs[3..0]（十位）qg [3..0]（个位）变化为qb qs qg=000到322共323中状态，当等于322时，输出cout为高电平指示达到一个循环。

现代电子设计实验报告实验名称：3位十进制循环计数器的设计系（科）：信息科学与技术系班级：学号：姓名：完成时间：2012年4月24日. 1 .一、实验内容（一）设计要求1.设计一个3位十进制循环计数器，从0加到999，再恢复到0，循环往复。

每秒计数器加1。

2.有复位功能，当复位端reset为高时，计数器清零，停止计数。

3.可以控制计数的开始start和停止stop。

当计数开始start信号有效时，计数器开始计数；当计数停止stop信号有效时，计数停止；当start信号再次有效时，继续计数。

4.计数器的计数值采用动态显示方式在数码管上显示出来。

5.进行设计，仿真并下载程序到实验箱的CPLD模块板进行验证。

（二）电路模块cyclecntsysclk reset startSE G[6. SCAN[7.★提示：reset信号可以使用拨动开关来产生。

start和stop信号使用按键来实现输入信号：sysclk：基准时钟，50MHz；reset：异步复位信号，高有效；start，stop：计数开始和计数停止信号输入；. 2 .输出信号：SEG[6..0]：段码信号输出。

SCAN[7..0]：位码信号输出。

二、实验原理此系统的核心为一个三位循环计数器，将此计数器的输出结果通过分位电路动态显示到三个数码管上面。

另外的辅助电路分别为四个不同频率的分频器和按键去抖电路。

三、设计方案四、原理图. 3 .. 4 .五、模块设计（一）分频电路1.设计原理分频器就是对较高频率的信号进行分频，得到较低频率的信号。

定义一个计数器对输入时钟进行计数，在计数的前一半时间里，输出高电平，在计数的后一半时间里，输出低电平，这样输出的信号就是占空比为50%的偶数分频信号。

例如，6分频，计数值为0~2输出高电平，计数值为3~5输出低电平。

2.VHDL程序代码输出为1HZ分频电路N=50MHZ/1HZ=50000000Library ieee;Use ieee.std_logic_1164.all;Use ieee.std_logic_unsigned.all;Use ieee.std_logic_arith.all;Entity fdiv1 isgeneric(N: integer:=50000000); --rate=N，N是偶数port(clkin: IN std_logic;clkout: OUT std_logic);End fdiv1;Architecture a of fdiv1 is. 5 .signal cnt: integer range 0 to n-1;Beginprocess(clkin) --计数beginif(clkin'event and clkin='1') thenif(cnt<n-1) thencnt <= cnt+1;elsecnt <= 0;end if;end if;end process;process(cnt) --根据计数值，控制输出时钟脉冲的高、低电平beginif(cnt<n/2) thenclkout <= '1';elseclkout <= '0';end if;end process;End a;输出为10HZ分频电路N=50MHZ/10HZ=5000000. 6 .Library ieee;Use ieee.std_logic_1164.all;Use ieee.std_logic_unsigned.all;Use ieee.std_logic_arith.all;Entity fdiv10 isgeneric(N: integer:=5000000); --rate=N，N是偶数port(clkin: IN std_logic;clkout: OUT std_logic);End fdiv10;Architecture a of fdiv10 issignal cnt: integer range 0 to n-1;Beginprocess(clkin) --计数beginif(clkin'event and clkin='1') thenif(cnt<n-1) thencnt <= cnt+1;elsecnt <= 0;end if;end if;end process;. 7 .process(cnt) --根据计数值，控制输出时钟脉冲的高、低电平beginif(cnt<n/2) thenclkout <= '1';elseclkout <= '0';end if;end process;End a;输出为200HZ分频电路N=50MHZ/200HZ=250000Library ieee;Use ieee.std_logic_1164.all;Use ieee.std_logic_unsigned.all;Use ieee.std_logic_arith.all;Entity fdiv10 isgeneric(N: integer:=250000); --rate=N，N是偶数port(clkin: IN std_logic;clkout: OUT std_logic);End fdiv10;Architecture a of fdiv10 is. 8 .signal cnt: integer range 0 to n-1;Beginprocess(clkin) --计数beginif(clkin'event and clkin='1') thenif(cnt<n-1) thencnt <= cnt+1;elsecnt <= 0;end if;end if;end process;process(cnt) --根据计数值，控制输出时钟脉冲的高、低电平beginif(cnt<n/2) thenclkout <= '1';elseclkout <= '0';end if;end process;End a;输出为1000HZ分频电路N=50MHZ/1000HZ=50000Library ieee;. 9 .Use ieee.std_logic_1164.all;Use ieee.std_logic_unsigned.all;Use ieee.std_logic_arith.all;Entity fdiv10 isgeneric(N: integer:=50000); --rate=N，N是偶数port(clkin: IN std_logic;clkout: OUT std_logic);End fdiv10;Architecture a of fdiv10 issignal cnt: integer range 0 to n-1;Beginprocess(clkin) --计数beginif(clkin'event and clkin='1') thenif(cnt<n-1) thencnt <= cnt+1;elsecnt <= 0;end if;end if;end process;process(cnt) --根据计数值，控制输出时钟脉冲的高、低电平. 10 .beginif(cnt<n/2) thenclkout <= '1';elseclkout <= '0';end if;end process;End a;（二）扫描电路1.设计原理当reset和stop信号起作用时，输出到计数器的信号为低电平，只有当start 和脉冲信号起作用时，输出才为高。

计算机与信息技术学院设计性实验报告一、实验目的1．掌握计数器的工作方式2．掌握计数器程序设计方法3．设计一个999计数器，使波形图从0计数到999。

二、实验仪器或设备装Quartue II 5.0软件的微机一台三、总体设计（设计原理、设计方案及流程等）（一）设计原理1．对于一个矩形信号脉冲序列，如果在其上升沿计一次数，就可以设计一个十进制计数器，当计数够10次后，进位端就有一个输出。

2．可以用三个十进制计数器设计一个电路，使其可以计数从0到999，即可以设计出一个999计数器。

3．在Quartue II 5.0的编译环境中，可以根据Verilog HDL的文件生成一个与源程序对应的结构功能框图。

（二）设计方案及流程1.设计方案：（1）在Verilog HDL的编译环境里，编写代码，设计一个十进制计数器即count10，使其在输入信号clk的上升沿进行计数，并在输出端q把计数结果输出。

当计数到9时，进位端cout为1，并使输出端q为0 ，其他时候进位端cout为0。

（2）根据count10.v生成一个与其相对应的功能结构框图，第一个框图的进位输出作为第二个的输入，第二个框图的进位输出作为第三个框图的输入。

则第一个框图的输出即为个位，第二个框图的输出即为十位，第三个框图的输出即为百位。

三者组合即可从0计数到999。

2.流程图图1 流程图四、实验步骤（包括主要步骤、代码分析等）（一）主要步骤1．打开Quartue II 5.0集成调试软件2．单击“File”－“New”－“Verilog HDL File”，新建一个Verilog HDL 文件，命名为“count10.v”。

3．新建工程，命名为“count10”，进行“编译”。

4．单击“File”—“Create/Update”生成一个十进制计数器的结构功能框图。

5．单击“File”－“New”－“Other Files”－“Block Symbol File”，在此环境下将生成的十进制计数器的结构功能框图找出来，并找出所需要的输入输出引脚，按照电路原理图连接电路。

功能 异步清 零 同步 置 数 保持(包括CO的状态) 保持(CO=0) 同步计数
2.用集成计数器构成任意进制计数器的方法 1）反馈复位法（清零法） 控制异步清零端CLR来获得任意进制计数器。
D0 D1 D2 D3
Q3 Q2Q1Q0
0000 1000 0001 0010
1 CLK
CLR LD ENT ENP C
R M1 M2 3CT=9 G3 G4 C5/2,3,4+
CO
&
Q0
1,5D
[1] [2] [4] [8]
Q1 Q2 Q3
原理图
思考：在multisim仿真实验中为若用清零法秒十位何只能出现 如下循环？
0000 0001
0011
0010
从0011到0100变化时，存在中间状态0111，此时清零端为低 电平，异步清零，电路直接进入0000状态。
在基本功能电路的基础上，增加快速校分功能和整分报时 功能。
*校分功能：可对分进行校正，使其显示正确的时间；
*报分功能：当时间到达整分前5秒进行报时，持续5秒钟。
三、实验原理
1.74160的逻辑符号及逻辑功能：a. 异步清零 b. 同步置数 74160 c. 保持 CTRDIV10 d. 同步计数 CT=0
M1 M2 3CT=9 G3 G4 C5/2,3,4+
CLR
LD ENT ENP
RCO
74160功能表
CLK CLR LD Q0 Q1 Q2 Q3
CLK
D0 D1 D2 D3
1,5D
[1] [2] [4] [8]
× ↑ × × ↑
0 1 1 1 1
× 0 1 1 1
ENP ENT

三位的十进制加法计数器的VHDL语言--VHDL程序如下：LIBRARY ieee;UsE ieee。

std_logic_1164。

all;ENTITY cnt1000 IsPORT（clk ： IN STD_LOGIC；clr ： IN STD_LOGIC；en ： IN STD_LOGIC；count ： OUT I NTEGER RANGE 0 TO 999； co ：OUT STD_LOGIC);END cnt1000；ARCHITECTURE a OF cnt1000 IsSIGNAL s ： INTEGER RANGE 0 TO 999;BEGINPROCESS (clk, clr)BEGINIF clr = '0’ THENs 〈= 0；ELSIF (clk'EVENT AND clk = '1’） THENIF en = '1' THENIF s<999 THENs <= s + 1;ELSE s<=0；END IF；ELSEs <= s；END IF;IF s = 999 THEN co 〈='1’;ELSE co <=’0'；END IF;END IF；END PROCESS；count 〈= s;END a;摘要：根据教学实践, 介绍了VHDL 硬件描述语言进行工程设计的优点。

他既是一种与实际技术相独立的语言, 不束缚于某一特定的模拟程序或数字装置上，也不把设计方法强加于设计者，他允许设计者在其使用范围内选择工艺和方法，描述能力极强, 覆盖了逻辑设计的诸多领域和层次，并支持众多的硬件模型；也是一种在数字电路教学中全新的理论联系实际的教学方法和全新的培养学生实际动手能力的有效工具。

同时简要地说明VHDL 硬件描述语言的支撑软件M ax+ Plus.并结合实例详细阐明VHDL 语言在M ax+ Plus 软件的环境下对数字电路的设计、应用方法及使用时需注意的几个方面事项。

计数器一、实验目的1、设计一个带使能输入、进位输出及同步清0的增1十进制计数器2、设计一个带计数使能、同步清0、同步加载的4位计数器3、设计一个带使能、同步清0控制和进位输出的增14位二进制计数器，计数结果由一位7段码管显示。

4、设计一个带使能和同步清0控制的增1减18位二进制计数器，计数结果由7段数码管显示。

二、实验内容1、带使能、同步清0控制和进位输出的增14位二进制计数器VHDL源代码library IEEE;use IEEE.STD_LOGIC_1164.ALL;use IEEE.STD_LOGIC_ARITH.ALL;use IEEE.STD_LOGIC_UNSIGNED.ALL;entity counter2 isPort ( clk : in STD_LOGIC;clr : in STD_LOGIC;en : in STD_LOGIC;co : out STD_LOGIC;y : out STD_LOGIC_VECTOR (6 downto 0));end counter2;architecture Behavioral of counter2 issignal cnt:STD_LOGIC_VECTOR(3 downto 0);signal led:STD_LOGIC_VECTOR(6 downto 0);beginprocess(clk)beginif(clk'event and clk='1')thenif clr='1' thencnt<=(others=>'0');elsif en='1' thenif cnt="1111" thencnt<="0000";elsecnt<=cnt+'1';end if;end if;end if;end process;co<='1' when cnt="1111" else '0';y<=not led;with cnt selectled<="1111001"when"0001","0100100"when"0010","0110000"when"0011","0011001"when"0100","0010010"when"0101","0000010"when"0110","1111000"when"0111","0000000"when"1000","0010000"when"1001","0001000"when"1010","0000011"when"1011","1000110"when"1100","0100001"when"1101","0000110"when"1110","0001110"when"1111","1000000"when others;end Behavioral;激励文件源代码LIBRARY ieee;USE ieee.std_logic_1164.ALL;USE ieee.std_logic_unsigned.all;USE ieee.numeric_std.ALL;ENTITY counter_2_tbw_vhd ISEND counter_2_tbw_vhd;ARCHITECTURE behavior OF counter_2_tbw_vhd IS-- Component Declaration for the Unit Under Test (UUT) COMPONENT counter2PORT(clk : IN std_logic;clr : IN std_logic;en : IN std_logic;co : OUT std_logic;y : OUT std_logic_vector(6 downto 0));END COMPONENT;--InputsSIGNAL clk : std_logic := '0';SIGNAL clr : std_logic := '0';SIGNAL en : std_logic := '0';--OutputsSIGNAL co : std_logic;SIGNAL y : std_logic_vector(6 downto 0);BEGIN-- Instantiate the Unit Under Test (UUT)uut: counter2 PORT MAP(clk => clk,clr => clr,en => en,co => co,y => y);clk<=not clk after 20 ns;tb : PROCESSBEGINclr<='1','0' after 30 ns;en<='0','1' after 20 ns;-- Wait 100 ns for global reset to finish--wait for 100 ns;-- Place stimulus herewait; -- will wait foreverEND PROCESS;END;功能仿真时序仿真管脚设置NET "clk" LOC = "E10" ;NET "clr" LOC = "L13" ;NET "co" LOC = "F12" ;NET "en" LOC = "L14" ;NET "y<0>" LOC = "B4" ;NET "y<1>" LOC = "A4" ;NET "y<2>" LOC = "D5" ;NET "y<3>" LOC = "C5" ;NET "y<4>" LOC = "A6" ;NET "y<5>" LOC = "B6" ;NET "y<6>" LOC = "E7" ;实验现象七段数码管显示0、1、2、3、4、5、6、7、8、9、A、b、C、d、E、F，每次循环完成co所接led灯亮一下，表示进位。

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EDA实验报告学院：软件学院姓名：邵旭东学号：20107611441班级：物联网14 班指导老师：陈德新十进制计数器的EDA设计一、实验目的1．掌握十进制计数器的基本原理及设计方法。

2．掌握七段译码器电路的设计方法。

3. 掌握Maxpuls软件的应用。

二、实验原理实验原理图如下图1实验电路结构如图1所示。

主要由消抖电路、BCD码计数器和七段译码器构成，各部分电路介绍如下：本实验采用的BCD码计数电路由74160构成，74160 是十进制同步计数器（异步清除），在其功能表中，当LDN、ENT、ENP、CLRN四个输入端都接高电平时，对CLK输入脉冲上升沿进行计数，由QA-QD输出8421码。

具体电路如图3所示。

本实验采用的七段译码器电路由7447和外部共阴极数码管构成，7447七段译码器将BCD8421码译成数码管所需的七段数显码，真值表如表1所示。

具体电路如图3所示。

图3 开关防颤动电路开关防颤动电路图2 开关防颤动电路图3 BCD计数器和七段译码器三、实验内容与步骤1．打开PC机界面MAX+plusⅡ软件，输入图4的电路图。

2．选菜单File\Project\Set Project to Current File，然后选菜单MAX+plusⅡ\complier编辑当前图形文件。

图4 10进制脉冲计数器3．用Byte Blaster下载缆线联结PC机并口和实验箱J1(JTAG)，打开实验箱电源开关。

选择菜单项MAX+plus II\Programmer，单击Program按钮，即开始下载程序。

4．关闭电源开关，取下下载缆线，参考电路原理图编号一CLK.SCH、编号五CPLD1.SCH，SW11、SW51的短路帽接入1、2脚，CLK-J11的短路帽选择0.2K位置，CLK-J13的第三个拨码开关置ON状态。

5．打开实验箱电源开关，连续按K52键，观察数码管LED1的变化。

6．完成上述实验后，分别把时钟信号单元中SW11、SW51的短路帽接入2、3脚，CLK-J13的第三个拨码开关置OFF状态，关闭电源开关。

长沙学院数电课程设计说明书题目三位十进制计数器系(部) 电子与通信工程系专业(班级) 光电信息工程专业一班姓名***学号**********指导教师***起止日期06.11-06.15010级光电信息工程专业课程设计任务书（课题）系（部）：电子与通信工程系专业：光电信息工程长沙学院课程设计鉴定表目录一．课程设计的目的 (6)二．课程设计课题 (6)三．课程设计内容 (7)四、设计步骤： (7)五．设计要点： (7)六．设计原理： (8)1.部分器件介绍： (8)2.+5V直流电源工作原理： (13)3.三位十进制计数器工作原理： (13)七：电路仿真 (14)1.M ULTISIM仿真图 (14)2.P ROTEL原理图： (16)3.PCB板： (18)八：心得体会 (19)九：参考文献 (19)三位十进制计数器的设计摘要本次课程设计的课题是三位十进制计数器，就设计所选用的器材而言，主要用到了3个74LS192，3个CD4511，3个七段数码管，1个555芯片以及一些电阻和电容。

74LS192是双时钟方式的十进制可逆计数器，这使得设计本身简单了许多。

设计中采用555芯片制成一脉冲发生器，为电路提供连续脉冲。

CD4511是7段数码管译码器，将74LS192的输出信号译码成数码管可识别的信号。

然后Multisim仿真软件测试和分析电路性能，并用protel软件绘制原理图，设计pcb板，本次设计的计数器是三位十进制加计数器，由上升沿触发，通过CO输出与其他的芯片级联。

达到进位输出！另外，本设计要求自己设计一个直流+5v电源，故用到了LM7805，以及变压器和整流桥堆！关键词：三位十进制计数器，74LS192芯片，555芯片，脉冲发生器，加计数器，上升沿触发，+5v直流电源，Multisim仿真，Protel原理图，PCB板。

一．课程设计的目的1.激发学生的学习热情，最大限度的发挥学生的潜能。

2.对所学过的知识进行强化加深，了解设计一般数电产品的基本程序，方法及过程。

竭诚为您提供优质文档/双击可除eda10进制计数器实验报告篇一：eda作业答案简述用QuartusⅡ开发数字系统的过程1逻辑设计。

首先要使用数字电路的基本设计方法设计数字系统，组合逻辑用组合逻辑的设计方法，时序逻辑用时序逻辑的设计方法。

设计完成后，使用硬件描述语言（Verilog或VhDL）输入QuartusII进行综合。

2.仿真验证阶段。

编译无误后，使用调试工具（QuartusII自带的向量波形文件或modelsim）对综合生成的结果进行仿真。

首先进行功能仿真（Functionalsimulation）以验证逻辑是否正确。

功能仿真无误后，进行时序仿真（Timingsimulation）验证电路功能是否正常。

3.下载调试阶段。

时序仿真结果无误后，将生成的电路下载进入对应的FpgA或cpLD芯片中，进行管脚分配，所有工作完成后进行调试，若调试有误，则查找原因返回步骤1或步骤2修改设计；若调试无误则数字系统设计完成FpgA与cpLD在硬件结构上的区别?FpgA与cpLD的区别系统的比较,与大家共享：尽管FpgA和cpLD都是可编程AsIc器件,有很多共同特点,但由于cpLD和FpgA结构上的差异,具有各自的特点:①cpLD更适合完成各种算法和组合逻辑,FpgA更适合于完成时序逻辑。

换句话说,FpgA更适合于触发器丰富的结构,而cpLD更适合于触发器有限而乘积项丰富的结构。

②cpLD的连续式布线结构决定了它的时序延迟是均匀的和可预测的,而FpgA的分段式布线结构决定了其延迟的不可预测性。

③在编程上FpgA比cpLD具有更大的灵活性。

cpLD通过修改具有固定内连电路的逻辑功能来编程,FpgA主要通过改变内部连线的布线来编程;FpgA可在逻辑门下编程,而cpLD是在逻辑块下编程。

④FpgA的集成度比cpLD高,具有更复杂的布线结构和逻辑实现。

⑤cpLD比FpgA使用起来更方便。

cpLD的编程采用e2pRom或FAsTFLAsh技术,无需外部存储器芯片,使用简单。

eda10进制计数器实验报告1B计算机组成原理教学实验箱一台，排线若干。

2) PC机一台。

3、实验步骤与源程序l) 根据该模型机的指令系统，编写一段程序。

这里给出两个参考程序。

参考程序一：本程序从输入设备（数码开关）取入数据，保存在内存单元08，然后从08单元送到输出设备（LED数码管）进行显示。

然后程序停止（请实验者考虑：如何修改程序，使程序不断从输入设备取出数据，送到输出设备显示。

每次循环过程中，可以使输入设备数据改变，考察输出显示的结果。

）。

设计机器指令程序如下（机器码为十六进制数据）。

地址内容助记符说明00 00 IN；输入开关数据→R00120 STA [08H] ；R0→[08]02 08 ；地址03 30 OUT [08H] ；[08H] →BUS04 08 ；地址05 40 JMP [00H] ；00H→PC06 00 ；跳转地址参考程序二：本程序从输入设备（数码开关）读入数据，与0A单元的数据相加，然后送到输出设备（LED数码管）进行显示。

本程序不断地循环运行，在运行中可改变输入开关（INPUT）的值，观察输出显示的变化。

设计机器指令程序如下（机器码为十六进制数据）。

地址内容助记符说明00 00 IN；输入开关数据→R0，采集数据0110 ADD [0AH] ；R0＋[0AH]→R0，输入数据与指定数据相加02 0A ；地址0320 STA [0BH] ；R0→[0B]04 0B ；地址05 30 OUT [0BH] ；[0BH] →BUS，输出显示06 0B ；地址07 40 JMP [00H] ；00H→PC08 00 ；跳转地址0A 01 ；加数，可自定0B ；求和结果保存在0B单元2) 按图1连接实验线路。

3) 写程序：对于本实验箱可以用两种方法来写入程序。

方法一：手动写入（1）先将机器指令对应的微代码正确地写入2816中，由于在实验1.6微程序控制器的组成与微程序设计实验中已将微代码写入E2PR0M芯片中，对照表2—2校验正确后就可使用。

设计题6—洗衣机控制电路
转60s→待机5s→反 转60s→，并用3个LED灯和7段显示器分别表示其工作状 态和显示相应工作状态下的时间。
2、可自行设定洗衣机的循环次数，这里设置最大的 循环次数为15次。
3、具有紧急情况的处理功能。当发生紧急情况时， 立即转入待机状态，紧急情况解除后，继续执行后续步 骤；
显示方式如下： 1、采用记忆显示方式，即计数过程中不显示数据，待 计数过程结束以后，显示计数结果，并将此显示结果保 持到下一次计数结束，显示时间不小于1s； 2、小数点位置随量程变更自动移位；
待测信号为符合TTL要求的方波信号。
设计题2—游戏电路的设计（模拟掷骰子）
设计要求
本游戏电路是模拟掷骰子，可供两人游戏。游戏者 每按动一次按键可得到1~6范围内的两个数，并按下列 规则决定胜负。 1、第一场比赛，游戏者每人各按一次按键，所得两 数之和为7和11者胜；若无人取胜，则进行第二场比赛； 2、第二场比赛，游戏者每人各按一次按键，所得两数 之和与第一场比赛相同者获胜，所得两数之和为7或11 者负，若无人获胜或负，则重复进行，直至出现胜者 或负者为止；
设计题4—自动售邮票机
设计要求
机器有一个投币口，每次只能投入一枚硬币，但可以连续投入 数枚硬币。机器能自动识别硬币金额，最大为1元，最小为1角， 购票者可选择的邮票面值有1元和5角两种，每次只能售出一枚邮 票。
购票时先选择邮票面值后投币，当投入的硬币总金额达到或超 过邮票面值时，机器应发出指示并拒收继续投入的硬币。
设计题5—万年历的设计
设计要求
设计万年历显示模块，应具备如下功能：
1、能显示年、月、日，时、分、秒两种显示方式； 2、有一个按键能选择不同的显示方式； 3、时间显示可以有按键选择24、12进制显示； 4、能由调时、分的按键，能进行时间的设定。 附加功能： 1、能有星期显示；2、能进行润年的计算； 3、能有秒表、倒计时等功能（自主设定）

eda实验报告计数器EDA实验报告-计数器引言：计数器是数字电路中常用的基本模块之一，它在各个领域都有着广泛的应用。

本实验旨在通过EDA（电子设计自动化）软件进行计数器的设计与仿真，探索计数器的原理和功能。

一、计数器的基本原理计数器是一种能够按照规定的顺序改变其输出状态的电子电路。

它通过内部的触发器和逻辑门实现数字信号的计数功能。

常见的计数器有二进制计数器、十进制计数器等。

二、实验设计与仿真1. 实验目标本次实验的目标是设计一个4位二进制计数器，并通过EDA软件进行仿真验证。

计数器的功能是在每个时钟脉冲到来时，输出的二进制数加1。

2. 设计思路计数器的设计需要考虑以下几个方面：- 选择适当的触发器：本实验选择了D触发器作为计数器的基本单元，因为D触发器具有简单、易于控制的特点。

- 确定计数器的位数：本实验设计了一个4位计数器，即可以表示0~15的二进制数。

- 连接逻辑门：通过逻辑门将各个触发器连接起来，实现计数器的功能。

3. 电路设计根据设计思路，我们使用EDA软件进行电路设计。

首先，将4个D触发器连接起来，形成4位计数器。

然后，根据计数器的功能要求，将时钟信号连接到每个触发器的时钟输入端。

最后，将各个触发器的输出通过逻辑门进行连接，得到计数器的输出。

4. 仿真验证完成电路设计后，我们使用EDA软件进行仿真验证。

通过输入不同的时钟信号，观察计数器的输出是否符合预期。

在仿真过程中，我们可以调整时钟信号的频率，观察计数器的计数速度。

三、实验结果与分析通过EDA软件的仿真，我们得到了计数器的输出结果。

在时钟信号的作用下，计数器按照预期进行了计数，并输出了相应的二进制数。

通过观察输出结果，我们可以得出以下几点结论：- 计数器的输出与时钟信号的频率有关，频率越高，计数速度越快。

- 计数器的输出按照二进制的顺序进行计数，当达到最大值时，会从0重新开始计数。

四、实验总结本次实验通过EDA软件进行了计数器的设计与仿真。

基于EDA的三位十进制计数器三位十进制计数器一、设计目的采用文本输入法设计三位十进制加法计数器。

编写VHDL源代码，得出正确的仿真波形，并在实验开发系统上进行硬件演示。

二、设计内容设计一个三位10进制计数器，对计数器相关的理论进行分析、归纳和总结；三位10进制计数器的结构组成及原理分析。

程序代码（含注释）；给出程序中主要函数或者语句的功能说明和使用说明；给出程序仿真运行结果和图表、以及实验结果分析和总结。

三、计数器设计原理计数器的输入信号是计数信号（CLK），门控信号是手动清零信号（RESET）、手动允许计数（ENA）。

清零信号Rest为1时，保持在清零状态，计数脉冲上升沿无效；允许计数端为0时，为保持状态，这时保持至最后一个计数，计数脉冲上升沿无效；清零信号为0，允许计数信号为1时，计数器上升沿脉冲计数。

计数器是在数字系统中使用最多的时序电路，它不仅能用于对时钟脉冲计数，还可以用于分频，定时，产生节拍脉冲和脉冲序列以及进行数字运算等。

计数器是一个典型的时序电路，分析计数器就能更好地了解时序电路的特性。

三位十进制计数显示器的设计分三步完成。

先设计十进制计数电路，再设计显示译码电路，最后建立一个顶层文件将两者连接起来。

四、设计程序代码1）三位十进制计数程序:LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY COU10 ISPORT(CLK,RESET,CIN :IN STD_LOGIC;CO :OUT STD_LOGIC;BCDAP :OUT STD_LOGIC_VECTOR(3 DOWNTO 0); BCDBP :OUT STD_LOGIC_VECTOR(3 DOWNTO 0); BCDCP :OUT STD_LOGIC_VECTOR(3 DOWNTO 0) );END COU3;ARCHITECTURE BEHAVE OF COU3 ISSIGNAL BCDAN:STD_LOGIC_VECTOR(3 DOWNTO 0); SIGNAL BCDBN:STD_LOGIC_VECTOR(3 DOWNTO 0); SIGNAL BCDCN:STD_LOGIC_VECTOR(3 DOWNTO 0); BEGINBCDAP<=BCDAN;BCDBP<=BCDBN;BCDCP<=BCDCN;KK1:PROCESS(CLK)BEGINIF(CLK'EVENT AND CLK='1')THENIF(RESET='0')THENBCDAN<="0000";ELSIF(CIN='1')THENIF(BCDAN="1001")THENBCDAN<="0000";ELSEBCDAN<=BCDAN+'1';END IF;END IF;END IF;END PROCESS KK1;KK2:PROCESS(CLK)BEGINIF(CLK'EVENT AND CLK='1')THENIF(RESET='0')THENBCDBN<="0000";ELSIF(CIN='1') AND (BCDAN="1001")THENIF(BCDBN="1001")THENBCDBN<="0000";ELSEBCDBN<=BCDBN+'1';END IF;END IF;END IF;END PROCESS KK2;KK3:PROCESS(CLK)BEGINIF(CLK'EVENT AND CLK='1')THENIF(RESET='0')THENBCDCN<="0000";ELSIF(CIN='1') AND (BCDBN="1001") AND (BCDAN="1001")THENIF(BCDCN="1001")THENBCDCN<="0000";ELSEBCDCN<=BCDCN+'1';END IF;END IF;END IF;END PROCESS KK3;END BEHAVE;2）显示译码器程序：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY YIMAQI ISPORT(II:IN STD_LOGIC_VECTOR(3 DOWNTO 0); Y :OUT STD_LOGIC_VECTOR(6 DOWNTO 0)); END SEG7;ARCHITECTURE BEHAVE OF SEG7 ISSIGNAL INDATA:STD_LOGIC_VECTOR(3 DOWNTO 0); BEGIN INDATA<=II;PROCESS(INDATA)BEGINCASE INDATA ISWHEN"0000"=> Y<="0000001";WHEN"0001"=> Y<="1001111";WHEN"0010"=> Y<="0010010";WHEN"0011"=> Y<="0000110";WHEN"0100"=> Y<="1001100";WHEN"0101"=> Y<="0100100";WHEN"0110"=> Y<="0100000";WHEN"0111"=> Y<="0001111";WHEN"1000"=> Y<="0000000";WHEN"1001"=> Y<="0000100";WHEN"1010"=> Y<="0001000";WHEN"1011"=> Y<="1100000";WHEN"1100"=> Y<="0110001";WHEN"1101"=> Y<="1000010";WHEN"1110"=> Y<="0110000";WHEN"1111"=> Y<="0111000";WHEN OTHERS=>Y<="XXXXXXX";END CASE;END PROCESS;END BEHAVE;3）顶层文件：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY DINGCEN ISPORT(CLK,RESET,ENA:IN STD_LOGIC;SEG1: OUT STD_LOGIC_VECTOR(6 DOWNTO 0); SEG2: OUT STD_LOGIC_VECTOR(6 DOWNTO 0); SEG3: OUT STD_LOGIC_VECTOR(6 DOWNTO 0)); END COU37SEG;ARCHITECTURE X37 OF COU37SEG IS COMPONENT SEG7PORT(II:IN STD_LOGIC_VECTOR(3 DOWNTO 0);Y :OUT STD_LOGIC_VECTOR(6 DOWNTO 0)); END COMPONENT;COMPONENT COU3PORT(CLK,RESET,CIN:IN STD_LOGIC;BCDAP: OUT STD_LOGIC_VECTOR(3 DOWNTO 0); BCDBP: OUT STD_LOGIC_VECTOR(3 DOWNTO 0); BCDCP: OUT STD_LOGIC_VECTOR(3 DOWNTO 0)); END COMPONENT;SIGNAL A,B,C:STD_LOGIC_VECTOR(3 DOWNTO 0); BEGINU0:COU3 PORT MAP(CLK,RESET,ENA,A,B,C);U1:SEG7 PORT MAP(A,SEG1);U2:SEG7 PORT MAP(B,SEG2);U3:SEG7 PORT MAP(C,SEG3);END X37;五、程序设计步骤1）打开ispEXPERT软件，建立一个新的工程cnt10;1 单击菜单File→New Project2 输入工程路径，工程名2）建立VHDL文件单击File→New菜单项，选择VHDL File选项，单击OK按钮以建立VHDL文件，分别建立十进制计数程序的vhd文件COU10.vhd，显示译码器vhd文件YIMAQI.vhd和顶层文件DINGNGCEN.vhd 3）然后设定管脚4）最后保存编译运行，生成可下载到板子里面的jed文件5）器件下载6）波形仿真结果六、设计结果与分析三位十进制加法计数器实现了从000到999的计数，当计数到999时，计数器的输出置0，下一次又从0到999计数。