EDA技术及应用讲座作业
题目：基于EDA的二位十进制计数器
学校：中南大学
学科专业：生物医学工程
学生：
学号： 0405080704 任课教师：
完成日期： 2011 年 5 月 19日
基于EDA的二位十进制计数器
一实验目的
1了解QuartusII软件及基本操作；
2熟悉图形编辑器 Graphic Editor File 的设计方法；
3熟悉VHDL 语言设计方法；
4掌握简单计数器的图形设计方法和VHDL语言设计方法。
二任务要求
用两种EDA设计方法设计一个二位十进制计数器，具体要求如下：
1能累加计时；
2能循环计时（当计时到我们所需的数值时，能清零继续计数）；
3能通过一个开关来选择计数器进制数；
4要求分别用图形设计方法和VHDL语言两种方法实现该设计；
5分析比较两种设计方法。
三计数器原理及其EDA实现方法
计数是一种最简单基本的运算，计数器就是实现这种运算的逻辑电路，计数器在数字系统中主要是对脉冲的个数进行计数，以实现测量、计数和控制的功能，同时兼有分频功能，计数器是由基本的计数单元和一些控制门所组成，计数单元则由一系列具有存储信息功能的各类触发器构成，这些触发器有RS触发器、T触发器、D触发器及JK触发器等。
在EDA设计中，可以采用两种方法来实现简单的计数器。采用图形设计方法，设计者可以调用设计软件提供的库元件，如基本的逻辑器件与门、或门、四位十进制计数器74160等等，并将这些元件以一定方式连接，从而构成目标计数器；采用VHDL语言设计方法，设计者只要根据VHDL语言规则定义目标计数器的管脚，并描述目标计数器的功能，然后设计软件便可以自动综合出目标计数器，采用这种设计方法，设计者不用考虑实际可用硬件的构成方式，因此很灵活方便。
本作业将利用Alter公司的设计软件Quartus II 9.1分别采用以上两种方法来实现一个二位十进制计数器，该计数器有两个可选进制24进制和12进制，可以通过一个开关来改变进制。该计数器在输入时钟的驱动下可以在00到24（或12）间循环计数，并将当前计数的十位和个位以BCD码输出。
四具体方案
4.1 图形设计方法
1设计思路
我采用了两个同步十进制计数器74160来实现二位十进制计数器，其原理图如图1所示。
图1中将个位计数器ONES的输出H0[0]-H0[3]通过一个或非门连接到十位计数器TENS的时钟输入，从而实现个位到十位的进位。当H0[0]-H0[3]，由“1001”变为“0000时”，或非门将产生一个上升沿，从而触发十位数计数器加1。
74160具有一个异步清零脚（CLRN）和一个同步置数脚（LDN），我采用了同步置数脚来实现该计数器的循环计数。图1中24进制计数情况下，当两个计数器的输出为23（即“00100011”）时，通过一个与非门产生一个下降沿并输入到两个计数器的同步置数端，从而实现了循环计数。12进制计数时，只要输出为
11（即“00010001”）时便产生置数信号。
图1中多路复用器Multiplexer用来选择进制数，由开关SWI控制，如果SWI为高电平，则选通A->Y 的通道，即选择了24进制计数；如果SWI为高电平，刚选通B->Y通道，即选择了12进制计数。
2
4.2 VHDL语言设计方法
1设计思路及代码
利用VHDL语言设计电路，只要正确描述目标电路的功能，然后由设计软件综合而到最终的逻辑电路。下面是设计该二位十进制计数器的程序代码，其功能与上面图形设计方法所得计数器基本一样，只是多一个复位功能。
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
entity Counter24VHDL is
port(Rst:in std_logic;--复位，低电平有效
hCLK:in std_logic; --时钟输入
SWI:in std_logic;--开关输入，用于选择24（高电平）或12（低电平）进制计数hour0,hour1:out std_logic_vector(3 downto 0));--个位与十位BCD码输出
end entity Counter24VHDL;
architecture one of Counter24VHDL is
signal hour0_t,hour1_t:std_logic_vector(3 downto 0); --个位与十位缓冲器
begin
process(Rst,hCLK,SWI)
begin
if Rst='0' then
hour0_t<="0000" ;hour1_t<="0000";
elsif hCLK'event and hCLK='1' then
if SWI='1' and hour0_t="0011"and hour1_t="0010"then
hour0_t<="0000";hour1_t<="0000";
elsif SWI='0' and hour0_t="0001"and hour1_t="0001"then
hour0_t<="0000";hour1_t<="0000";
elsif hour0_t="1001"then
hour0_t<="0000";hour1_t<=hour1_t+1;
else
hour0_t<=hour0_t+1;
end if;
end if;
hour0<=hour0_t;
hour1<=hour1_t;
end process;
end one;
2 仿真波形
广州大学学生实验报告 实验室：电子信息楼 317EDA 2017 年 10 月 2 日 学院机电学院年级、专 业、班 电信 151 姓名苏伟强学号1507400051 实验课 程名称 可编程逻辑器件及硬件描述语言实验成绩 实验项 目名称 实验4 2位十进制高精度数字频率计设计指导老师 秦剑 一实验目的 1 熟悉原理图输入法中74系列等宏功能元件的使用方法，掌握更复杂的原理图层次化设计技术和数字系统设计方法。 2 完成2位十进制频率计的设计，学会利用实验系统上的FPGA/CPLD验证较复杂设计项目的方法。 二实验原理 1 若某一信号在T秒时间里重复变化了N 次，则根据频率的定义可知该信号的频率fs 为：fs=N/T 通常测量时间T取1秒或它的十进制时间。 三实验设备 1 FPGA 实验箱，quarteus软件 四实验内容和结果 1 2位十进制计数器设计 1.1 设计原理图：新建quarteus工程，新建block diagram/schematic File文件，绘制原理图，命名为conter8,如图1，保存，编译，注意：ql[3..0]输出的低4位（十进制的个位）， qh[3..0]输出的高4位（十进制的十位） 图片11.2 系统仿真：如图2建立波形图进行波形仿真，如图可以看到完全符合设计要求，当clk输入时钟信号时，clr有清零功能，当enb高电平时允许计数，低电平禁止计数，当低4位计数到9时向高4位进1 图2 1.3 生成元件符号：File->create/updata->create symbol file for current file,保存，命名为conter8,如图3为元件符号（block symbol file 文件）： 图3 2 频率计主结构电路设计 2.1 绘制原理图：关闭原理的工程，新建工程，命名为ft_top,新建原理图文件，在project navigator的file 选项卡，右键file->add file to the project->libraries->project library name添加之前conters8工程的目录在该目录下，这样做的目的是因为我们会用到里面的conters8进行原理图绘制，绘制原理图，如图4，为了显示更多的过程信息，我们将74374的输出也作为output,重新绘制了原理图，图5 图4
自动化专业电子课程设计报告题目：可编程可逆计数器设计 姓名王振 学号0808020231 指导教师：廖晓纬 评阅成绩等次： 电气信息工程系 2010-2011 第二学期
摘要：本课程设计是基于Altera公司开发的QuartusⅡ软件进行的设计，利用QuartusⅡ设计软件的元件库所提供的集成器件来实现任意进制计数器的设计，此软件是学习EDA（电子设计自动化）技术的重要软件。其中硬件使用高性价比的FPGA／CPLD（元件可编程逻辑闸阵列/复杂可编程逻辑器件）器件，软件利用VHDL（超高速集成电路硬件描述语言）语言，计数器电路的功能取决于硬件描述语言对设计对象建模的描述，经过精心调试使可编程器件的芯片利用效率达到最优，较之以往的数字电路设计和单片机功能设计具有灵活简便的优势，特别是在对复杂计数器设计，可大大减少调试时间，优化系统设计。 关键词：EDA；任意进制计数器；QuartusⅡ；VHDL
目录 前言 (3) 一、设计的任务与要求 (4) 1.1 设计任务 (4) 1.2 设计要求 (4) 二、总体设计和系统框图 (4) 2.1计数器方案 (4) 2.2 数码管驱动显示方案 (4) 2.3 N进制设定设计方案 (5) 2.4电路系统总体设计 (5) 三、硬件设计 (6) 3.1计数器部分设计硬件连接方式 (6) 3.2 驱动译码部分设计 (7) 3.3进制输入部分设计 (7) 3.4整体电路部分 (7) 四、软件设计（系统仿真） (9) 4．1程序工作流程图 (9) 4.2 仿真步骤及结果 (10) 五、设计结果分析 (12) 5.1 系统能实现的功能 (12) 5.2 系统所选用软件及芯片型号 (12) 六、设计总结和体会 (12) 6.1设计总结 (12) 6.2设计的收获及体会 (12) 6.3 设计的完善 (13) 致谢 (13) 参考文献 (13) 程序代码 (14)
宝鸡文理学院学报(自然科学版),第33卷,第1期,第-页,2013年3月 J o u r n a l o f B a o j iU n i v e r s i t y o fA r t s a n dS c i e n c e s (N a t u r a l S c i e n c e ),V o l .33,N o .1,p p .-,M a r .2013D O I :C N K I :61-1290/N. h t t p ://w w w.c n k i .n e t /k c m s /d e t a i l /61.1290.N.基于F P G A 的8位十进制数字频率计设计 *1 韩芝侠 (宝鸡文理学院电子电气工程系,陕西宝鸡721016 )摘 要:目的 研究复杂数字电路在E D A 开发系统上的实现方法。方法 在介绍E D A 特征及设 计方法基础上,针对具体的C P L D /F P G A 开发系统,在Q u a r t u s 环境下设计了一款8位十进制数字频 率计。结果 下载/配置到实验板的目标器件上,经实际电路测试验证,达到了预期的设计要求。结论 与传统设计方法相比, 该方案具有外围电路简单,程序修改灵活和调试容易等特点;设计的数字频率计测量范围大,精度高,读数直观清晰,可用于频率测量、机械转速测量等领域。 关键词:E D A ;C P L D /F P G A ;Q u a r t u s ;数字频率计;复杂数字系统;仿真中图分类号:T P 391.9 文献标志码:A 文章编号:1007-1261(2013)01-0000-04D e s i g no f 8-b i t d e c i m a l s y s t e md i g i t a l f r e q u e n c y m e t e rb a s e do nF P G A HA NZ h i -x i a (D e p t .E l e c t r o n i c s&E l e c t .E n g n .,B a o j iU n i v .A r t s&S c i .,B a o j i 721016,S h a a n x i ,C h i n a )A b s t r a c t :A i m T os t u d i e dt h em e t h o dt or e a l i z ead i g i t a l c i r c u i t i nE D A d e v e l o p m e n t s y s t e m.M e t h o d s B a s e do ni n t r o d u c i n g t h ec h a r a c t e r i s t i c sa n dd e s i g n m e t h o d so fE D A ,t oa i m a ts p e c i f i c C P L D /F P G Ad e v e l o p m e n t s y s t e m ,A8-b i t d e c i m a l s y s t e md i g i t a l f r e q u e n c y m e t e r i s d e s i g n e d i nQ u -a r t u s e n v i r o n m e n t .R e s u l t s I t i sd o w n l o a d /c o n f i g u r a t i o nt o t h e t a r g e td e v i c eo f e x p e r i m e n t a l p l a t e ,a f t e r a c t u a l c i r c u i t t e s t i n g a n dv e r i f y i n g ,t h ee x p e c t e dd e s i g nr e q u i r e m e n t i sa c h i e v e d .C o n c l u s i o n C o m p a r i n g w i t h t r a d i t i o n a l d e s i g nm e t h o d ,t h i s d e s i g nh a s c h a r a c t e r i s t i c s o f s i m p l e p e r i p h e r a l c i r c u i t ,f l e x i b l e p r o g r a m m o d i f i c a t i o nw a y a n d e a s y d e b u g m o d e ;T h i s f r e q u e n c y m e t e r a l s oh a s c h a r a c t e r i s t i c s o fw i d em e a s u r e m e n t r a n g e ,h i g ha c c u r a c y ,c l e a r a n d i n t u i t i v e r e a d i n g ,a n d c a nb e u s e d f o r f r e q u e n c y m e a s u r e m e n t ,m e c h a n i c a l s p e e dm e a s u r e m e n t ,e t c .K e y w o r d s :E D A ;C P L D /F P G A ;Q u a r t u s ;d i g i t a l f r e q u e n c y m e t e r ;c o m p l e xd i g i t a l c i r c u i t ;s i m -u l a t i o n 1 E D A 技术应用 随着计算机技术和集成电路技术的快速发展,电子技术设计面临着复杂度不断提高而设计周期不断缩短的矛盾。为了解决这个问题,就必须采用新的设计方法和使用高层次的设计工具,于是E D A 技术应运而生。E D A 遵循从上到下的设计原则。首先从系统设计入手,在顶层进行功 能划分和结构设计,顶层电路中的每个次层模块均可完成一个较为独立的功能,次模块在调试成 功后可生成一个默认符号,供上一层模块调用。而高密度可编程逻辑器件F P G A 是E D A 设计所必须的一种编程下载技术,具有易失性,每次重新加电,都要重新装入配置数据,突出优点是可反复编程,系统上电时,给F P G A 加载不同的配置数 *收稿日期:2012-09-19,修回日期:2012-10-02 基金项目:宝鸡文理学院科研项目(J G 0831 )作者简介:韩芝侠(1970-),女,陕西扶风人,副教授,硕士,研究方向:检测技术及自动化装置.E m a i l :h a n _z h i _x i a 999@163.c o m 网络出版时间：2012-10-11 17:25 网络出版地址：https://www.doczj.com/doc/3518220998.html,/kcms/detail/61.1290.N.20121011.1725.001.html
同步二进制加法计数器 F0302011 5030209303 刘冉 计数器是用来累计时钟脉冲（CP脉冲）个数的时序逻辑部件。它是数字系统中用途最广泛的基本部件之一，几乎在各种数字系统中都有计数器。它不仅可以计数，还可以对CP 脉冲分频，以及构成时间分配器或时序发生器，对数字系统进行定时、程序控制操作。此外，还能用它执行数字运算。 1、计数器的特点： 在数字电路中，把记忆输入CP脉冲个数的操作叫做计数，能实现计数状态的电子电路称为计数器。特点为（1）该电路一般为Moore型电路，输入端只有CP信号。 （2）从电路组成看，其主要组成单元是时钟触发器。 2、计数器分类 1) 按CP脉冲输入方式，计数器分为同步计数器和异步计数器两种。 同步计数器：计数脉冲引到所有触发器的时钟脉冲输入端，使应翻转的触发器在外接的CP脉冲作用下同时翻转。 异步计数器：计数脉冲并不引到所有触发器的时钟脉冲输入端，有的触发器的时钟脉冲输入端是其它触发器的输出，因此，触发器不是同时动作。 2) 按计数增减趋势，计数器分为加法计数器、减法计数器和可逆计数器三种。 加法计数器：计数器在CP脉冲作用下进行累加计数（每来一个CP脉冲，计数器加1）。 3) 按数制分为二进制计数器和非二进制计数器两类。 二进制计数器：按二进制规律计数。最常用的有四位二进制计数器，计数范围从0000到1111。 异步加法的缺点是运算速度慢，但是其电路比较简单，因此对运算速度要求不高的设备中，仍不失为一种可取的全加器。同步加法优点是速度快，虽然只比异步加法快千分之一甚至几千分之一秒，但对于计数器来讲，却是十分重要的。所以在这个高科技现代社会中，同步二进制计数器应用十分广泛。 下图为三位二进制加法计数器的电路图。 图1 三位二进制计数器 图示电路为对时钟信号计数的三位二进制加法计数器或称为八进制加法计数器。 该电路的经典分析过程: 1.根据电路写出输出方程、驱动方程和状态方程 2. 求出状态图 3.检查电路能否自启动 4.文字叙述逻辑功能 解：
一：本实验设计的是一个8为二进制加法计算器，其功能就是对两个八位的二进制数执行加法运算，并可以异步清零。 二：电路可划分为三部分：半加器、全加器和复位电路。 1、半加器: 真值表 a b so co 0 0 0 0 0 1 1 0 1 0 1 0 1 1 0 1 电路图 2全加器：由半加器和或门组成 电路图 3复位电路： 复位电路通过en控制，当en为‘1’时，执行加法运算，输出正确的值，当en为‘0’时，输输出及结果为全0. 三：实验波形仿真和VHDL 1、仿真图：
2、VHDL代码 1)半加器h_adder： library ieee; use ieee.std_logic_1164.all; entity h_adder is port (a,b :in std_logic; co,so :out std_logic); end entity h_adder; architecture fh1 of h_adder is begin so <= not(a xor (not b));co <= a and b ; end architecture fh1; 2)或门or2a： library ieee; use ieee.std_logic_1164.all; entity or2a is port (a,b :in std_logic; c: out std_logic); end entity or2a; architecture one of or2a is begin c <= a or b ; end architecture one; 3)全加器f_adder： library ieee;
Clk上升沿有效,we=0，dir=0 此时为加法操作 Clk上升沿有效，we=0,dir=1 此时为减法操作 We=1,需要置初值，上升沿有效，dir=1，减法操作
We=0,dir任意，保持 LIBRARY ieee; USE ieee.std_logic_1164.ALL; USE ieee.std_logic_unsigned.ALL; entity vh is port ( clk : in std_logic; dir : in std_logic; we : in std_logic; d : in std_logic_vector(3 downto 0); co : out std_logic ); end entity; architecture rtl of vh is SIGNAL temp:std_logic_vector(3 downto 0); begin process (clk) begin if(we='1')then temp<=d; elsif(clk'event and clk='1')then if(dir='0')then if(temp<9)then temp<=temp+'1';
co<='0'; else temp<="0000"; co<='1'; end if; elsif(dir='1')then if(temp>0)then temp<=temp-'1'; co<='0'; else temp<="1001"; co<='1'; end if; end if; end if; end process; end rtl;
EDA课程设计报告书 题目：8位十进制数字频率计的设计姓名： 学号： 所属学院： 专业年级： 指导教师： 完成时间：
8位十进制数字频率计的设计 一、设计介绍 数字频率计是采用数字电路制做成的能实现对周期性变化信号频率测量的仪器。频率计主要用于测量正弦波、矩形波、三角波和尖脉冲等周期信号的频率值。其扩展功能可以测量信号的周期和脉冲宽度。通常说的，数字频率计是指电子计数式频率计。频率计主要由四个部分构成:输入电路、时基(T)电路、计数显示电路以及控制电路。在电子技术领域，频率是一个最基本的参数。数字频率计作为一种最基本的测量仪器以其测量精度高、速度快、操作简便、数字显示等特点被广泛应用。许多物理量，例如温度、压力、流量、液位、PH值、振动、位移、速度等通过传感器转换成信号频率，可用数字频率计来测量。尤其是将数字频率计与微处理器相结合，可实现测量仪器的多功能化、程控化和智能化.随着现代科技的发展，基于数字式频率计组成的各种测量仪器、控制设备、实时监测系统已应用到国际民生的各个方面。 二、设计目的 （1）熟悉Quatus 11软件的基本使用方法。 （2）熟悉EDA实验开发系统的使用方法。 （3）学习时序电路的设计、仿真和硬件设计，进一步熟悉VHDL设计技术。 三、数字频率计的基本原理 数字频率计的基本原理是用一个频率稳定度高的频率源作为基准时钟，通常情况下计算每秒待测信号的脉冲个数,此时我们称闸门时间为1秒。闸门时间也可以大于或小于一秒。闸门时间越长，得到的频率值就越准确，但闸门时间越长则每测一次频率的间隔就越长。闸门时间越短，测的频率值刷新就越快,但测得的频率精度就受影响。数字频率计的主要功能是测量周期信号的频率。频率是单位时间（1S）信号发生周期变化的次数。如果我们能在给定的1S时间对信号波形计数，并将计数结果显示出来，就能读取被测信号的频率。数字频率计首先必须获得相对稳定与准确的时间，同时将被测信号转换成幅度与波形均能被数字电路识别的脉冲信号，然后通过计数器计算这一段时间间隔的脉冲个数，将其换算后显示出来。这就是数字频率计的基本原理。频率计测量频率需要设计整形电路使被测周期性信号整形成脉冲，然后设计计数器对整形后的脉冲在单位时间重复变化的次数进行计数，计数器计出的数字经锁存器锁存后送往译码驱动显示电路用数码管将数字显示出来，需要设计控制电路产生允许产生的门匣信号，计数器的清零信号和锁存器的锁存信号使电路正常工作，再设计一个量程自动转换使测量围更广。 四系统总体框架
成绩评定表
课程设计任务书
摘要 Quartus II是Altera公司的综合性PLD/FPGA开发软件，支持原理图、VHDL、VerilogHDL以及AHDL（Altera Hardware Description Language）等多种设计输入形式，内嵌自有的综合器以及仿真器，可以完成从设计输入到硬件配置的完整PLD设计流程。 Multisim是Interactive Image Technologies (Electronics Workbench）公司推出的以Windows为基础的仿真工具，适用于板级的模拟/数字电路板的设计工作。它包含了电路原理图的图形输入、电路硬件描述语言输入方式，具有丰富的仿真分析能力。Multisim为用户提供了丰富的元器件，并以开放的形式管理元器件，使得用户能够自己添加所需要的元器件。 在QuartusII8.1软件中，建立名为wq的工程，用四位二进制减法计数器的VHDL语言实现了四位二进制减法计数器的仿真波形图，同时进行相关操作，锁定了所需管脚，将其下载到实验箱。 在Multisim软件中，通过选用四个时钟脉冲下降沿触发的JK触发器和同步电路，画出其时序图，卡诺图，建立相关方程，做出相关计算，完成四位二进制减法计数器（缺1001,1010）的驱动方程。在Multisim软件里画出了四位二进制减法计数器的逻辑电路图。分析由红绿灯的亮灭顺序及状态，和逻辑分析仪里出现波形图，证明四位二进制减法计数器设计成功。 关键字：VHDL语言；四位二进制减计数器；QUARTUSⅡ；Multisim
目录 1.课程设计目的 (1) 2.设计框图 (1) 3.实现过程 (2) 3.1Q UARTUSⅡ实现过程 (2) 3.1.1建立工程 (2) 3.1.2VHDL源程序 (4) 3.1.3波形仿真 (5) 3.1.4引脚锁定与下载 (7) 3.1.5仿真结果分析 (9) 3.2MULTISIM实现过程 (9) 3.2.1求驱动方程 (9) 3.2.2画逻辑电路图 (11) 3.2.3逻辑分析仪的仿真 (12) 3.2.4结果分析 (13) 4.总结 (14) 5.参考文献 (15)
十进制加减法计数器 1.实验要求 （1）在Modelsim环境中编写十进制加减法计数器程序； （2）编译无误后编写配套的测试程序； （3）仿真后添加信号，观察输出结果。 2.设计程序如下 module decade_counter #(parameter SIZE=4) (input clock,load_n,clear_n,updown, input [SIZE-1:0]load_data, output reg [SIZE-1:0]q ); always @(negedge load_n,negedge clear_n,posedge clock) if (!load_n) q<=load_data; else if (!clear_n) q<=0; else //clock??? if(updown) q<=(q+1)%10; else begin if(q==0) q<=9; else q<=q-1; end endmodule 3.测试程序如下 `timescale 1ns/1ns module test_decade_counte; reg clock,load_n,clear_n,updown; reg [3:0]load_data; wire [3:0]q; decade_counter T1(clock,load_n,clear_n,updown,load_data,q); initial begin clock=0;clear_n=0;
#30 clear_n=1;load_n=0;load_data=7; #30 load_n=1;updown=0; #300 updown=1; #300 updown=0; #300 updown=1; #300 $stop; end always #10 clock=~clock; always @(q) $display("At time%t,q=%d",$time,q); endmodule 4．波形如下 5.测试结果如下 # At time 0,q= 0 # At time 30,q= 7 # At time 70,q= 6 # At time 90,q= 5 # At time 110,q= 4 # At time 130,q= 3 # At time 150,q= 2 # At time 170,q= 1 # At time 190,q= 0 # At time 210,q= 9 # At time 230,q= 8 # At time 250,q= 7 # At time 270,q= 6 # At time 290,q= 5 # At time 310,q= 4 # At time 330,q= 3
EDA课程设计报告 名称: 8位十进制频率计 学号: 姓名: 年级专业: 2011级电子信息工程 学院: 物电学院 指导老师: 日期: 2014年6月2日 安徽师范大学物理与电子信息学院 College of Physics and Electronic Information, Anhui Normal University
目录 一、设计目的 (2) 二、设计要求 (2) 三、设计思路 (3) 四、设计原理 (3) 五、设计仿真 (3) 六、实验现象 (4) 七、设计源码 (4) 八、总结 (9) 参考书目 (9) 引言 数字频率计是数字电路中的一个典型应用,实际的硬件设计用到的器件教多,连线比较复杂,而且会产生比较大的延时,造成测量误差、可靠性差。随着现场可编程阵列FPGA的应用,以EDA工具作为开发手段,运用VHDL等硬件描述语言语言,将使整个系统大大简化,提高了系统的整体性能和可靠性。 一、课程设计目的 1）巩固和加深对“EDA技术”、“数字电子技术”的基本知识的理解，提高综合运用本课程所学知识的能力。 2）培养学生根据课题需要选学参考书籍、查阅手册、图表和文献资料的自学能力。通过独立思考，深入钻研相关问题，学会自己分析解决问题的方法。 3）培养硬件设计、软件设计及系统软、硬件调试的基本思路、方法和技巧，并能熟练使用当前较流行的一些有关电路设计与分析的软件和硬件。 二、课程设计要求 1）脉冲信号的频率就是在单位时间内所产生的脉冲个数,其表达式为,f为被测信号的频率,N 为计数器所累积的脉冲个数,T为产生N个脉冲所需的时间。所以,在1秒时间内计数器所记录的结果,就是被测信号的频率。 2）被测频率信号取自实验箱晶体振荡器输出信号,加到主控室的输入端。 3）再取晶体振荡器的另一标准频率信号，经分频后产生各种时基脉冲：1ms，10ms，0.1s，1s等，时基信号的选择可以控制，即量程可以改变。 4）时基信号经控制电路产生闸门信号至主控门，只有在闸门信号采样期间内（时基信号的一个周期），输入信号才通过主控门。 5）f=N/T，改变时基信号的周期T，即可得到不同的测频范围。 6）当主控门关闭时，计数器停止计数，显示器显示记录结果，此时控制电路输出一个置零信号，将计数器和所有触发器复位，为新一次采样做好准备 三、课程设计思路 频率测量的基本原理是计算每秒钟内待测信号的脉冲个数。这就要求TESTCTL的计数使能信号TSTEN能产生一个1秒脉宽的周期信号，并对频率计的每一计数器CNT10的ENA使能端进行同步控制。当TSTEN高电平时，允许计数；低电平时，停止计数，并保持其所计的数。在停止计数期间，首先需要一个锁存信号LOAD的上跳沿将计数器在前1秒钟的计数值锁存进32位锁存器REG32B中，并由外部的7段译码器译出并稳定显示。锁存信号之后，必须有一清零信号CLR_CNT对计数器进行清零，为下1秒钟的计数操作作准备。 寄存器REG32B设计要求是：若已有32位BCD码存在于此模块的输入口，在信号LOAD的上升沿后即被锁存到寄存器REG32B内部，并由REG32B的输出端输出，然后由7段译码器译者成能在数码管上显示输出的相应数值。
实验九可逆计数器的功能测试及应用电路 实验目的： （1）掌握可逆计数器74LS191、74LS191、74LS192、74LS193的逻辑功能及使用方法。 （2）熟悉可逆计数器实现任意进制的数码倒计时电路的工作原理。 实验仪器与器件： 实验箱一个；双踪示波器一台；稳压电源一台；函数发生器一台。 74LS191、74LS191、74LS191或74HC48、74LS00和74LS04。 实验内容： 1测试74LS190和74LS191的逻辑功能，并用数码管显示，验证是否与表2-9-4一致，分别画出各单元的电路图，写出各自的状态 实验原理：单时钟74LS191二进制同步加/减计数器的功能表如下： 表2-9-4 单时钟74LS191二进制同步加/减计数器的功能表 单时钟74LS191二进制同步加/减计数器是十进制的，其他功能与74LS191一样。它的有效状态为0000~1001. 实验电路： 如图所示是减计数时当计数器的状态变为0时的电路状态：RCO=0，MAX/=1； MIN
实验现象与结果： 该结果是当CTEN =0，D L =1，D U /=1时，A B C D Q Q Q Q 的 波形图； 该结果是当CTEN =0，D L =1，D U /=1时， RCO 与MIN MAX /的波形图
需要说明的是：当CTEN= D L=1时，电路保持原来的状态。 2测试74LS192和74LS193的逻辑功能，并用数码管显示，验证是否与表2-9-3及2-9-5一致。画出测试电路图。 实验原理： 双时钟74LS192同步十进制可逆计数器的功能表如下表所示，74LS192是十进制计数器。 表2-9-3双时钟74LS192同步十进制可逆计数器的功能表 输入输出工作 状态 U CP UP D CP DOW N CLR D L DCBA A B C D Q Q Q Q U TC D TC ＊＊H H ＊＊＊＊0000 H H 异步 清零＊＊L L 1001 1001 H H 异步 置数 H ↑L H ＊＊＊＊1001→ 0001→ 0000H H H L 减法 计数 ↑H L H ＊＊＊＊0000→ 1000→ 1001H L H H 加法 计数 双时钟74LS193二进制同步加/减法计数器的功能表如下表所示，74LS193是一个十六进制的计数器。
洛阳理工学院 十 进 制 4 位 加 法 计 数 器 系别：电气工程与自动化系 姓名：李奇杰学号：B10041016
十进制4位加法计数器设计 设计要求： 设计一个十进制4位加法计数器设计 设计目的： 1.掌握EDA设计流程 2.熟练VHDL语法 3.理解层次化设计的内在含义和实现 设计原理 通过数电知识了解到十进制异步加法器的逻辑电路图如下 Q3 则可以通过对JK触发器以及与门的例化连接实现十进制异步加法器的设计 设计内容 JK JK触发器的VHDL文本描述实现： --JK触发器描述 library ieee; use ieee.std_logic_1164.all; entity jk_ff is
port( j,k,clk: in std_logic; q,qn:out std_logic ); end jk_ff; architecture one of jk_ff is signal q_s: std_logic; begin process(j,k,clk) begin if clk'event and clk='0' then if j='0' and k='0' then q_s <= q_s; elsif j='0' and k='1' then q_s <= '0'; elsif j='1' and k='0' then q_s <= '1'; elsif j='1' and k='1' then q_s <= not q_s; end if; end if; end process; q <= q_s; qn <= not q_s; end one; 元件门级电路： 与门VHDL文本描述实现： --与门描述library ieee; use ieee.std_logic_1164.all;
多功能8位十进制频率计数器的设计
多功能8位十进制频率计数器的设计 设计题目：多功能8位十进制计数器的设计学生学号： 08060311205 学生姓名：孔文尧 专业班级：电信 112 指导教师：邓茜
摘要 使用VHDL 语言来设计，画出流程图和仿真图，让设计的电路通过硬件仿真，再在下到相关器件上，指导满足要求，能实现电子自动化的过程。使用该仪器测试所得到的信号的频率，有正弦波，有方波但是其信号必须按周期性变化，否则一定是机器坏了和操作不得当。因此这个毕业设计，不但有力于让数字频率计的功能更强，也可以让成本降低和增加其实际作用。所有的科研院所，学校，实验室，车间等商业机构都使用了大量的数字频率器或其相关产品。因为它的使用性，价格也相当的低廉所以被人们广泛的使用和研究。在这被人们所注意到，而且仿真可以提供更好的测量频率也会让实验的结果更加的精确，他能满足了数字频率计自动清零需求，当然也能满足自动化功能测试要求。 现在我们对他的研究途径它不仅仅在于容易阅读，也在于我可以控制精度，这也是很牛逼的。最重要的是数字频率计，在高科技设备研发和数字卫星领域，数字通信应用等领域中有不俗的贡献。 [关键词]：VHDL 语言仿真频率计数器。
Summary Use c language to design, draw a flowchart and simulation map, so the design of the circuit by hardware emulation, and then next to the relevant device guidance to meet the requirements, to achieve the electronic automated process. Frequency signal obtained by the instrument test with a sine wave, but their well-wave signal must be periodically changed, the machine must be broken and the operation shall not be treated. So this graduation design, not only to make powerful digital frequency meter more powerful, but also allows cost reduction and increase its practical effect. All research institutes, schools, laboratories, workshops and other business organizations are using a lot of digital frequency or its related products. Because of its use, the price is quite low so been widely used and studied. In this been noticed, and simulation can provide better measurement frequency also make experimental results more accurate, he can meet the needs of the digital frequency meter is automatically cleared, of course, but also to meet the requirements of automated functional testing, Now we study the way for him it's not just that it is easy to read, but also that I can control precision, it is also very fast hardware. The most important is the digital frequency meter, high-tech equipment in the field of research and development and digital satellite, digital communications applications in other fields have good contributions. [Keywords]: c language simulation frequency meter.
时序电路逻辑设计 实验人：周铮班级：中法1202班学号：U201215676 一实验目的 1.掌握用SSI实现简单组合逻辑电路的方法。 2.掌握简单数字电路的安装与测试技术。 3.熟悉使用Verilog HDL描述组合逻辑电路的方法，以及EDA仿真技术。 二实验器件 计算机，可编程实验板 三实验内容 十进制加减可逆计数器设计 功能要求： 拨码开关键SW1为自动可逆加减功能键，当SW1为HIGH时，计数器实现自动可逆模十加减计数功能，即4个七段数码管上几乎同步显示0—1—2—3—4—...9—8—7—...0—1...的模十自动可逆加减计数结果；当SW1为LOW时，计数器按拨码开关键SW0的选择分别执行加减计数功能。即当SW0为HIGH时，计数器实现模十加计数功能，即4个七段数码管上几乎同步显示0—1—2—3—4—...9——0—1...的模十加计数结果；当SW0为LOW时，计数器实现模十减计数功能，即4个七段数码管上几乎同步显示9—8—7—...—1—0— (9) —8—7…的模十减计数结果。 四实验设计 1.原理设计 脉冲发生电路采用555定时器组成的多谐振荡器振荡产生周期为1s的矩形脉冲，从而为计数器提供触发信号。其中，可以通过R1，R2，C来控制充放电的时间。 加/减计数控制电路主要由74LS138构成。74LS138芯片是常用的3-8线译码器，常用在单片机和数字电路的译码电路中，74LS138的引脚排列及 真值表如图
计数单元电路主要由十进制计数器74LS192构成。74LS192是同步十进制可逆计数器，它具有双时钟输入，并具有清除和置数等功能，其引脚排列图如图 功能表如图 2.模拟仿真 用Verilog HDL语言设计二通道数据选择器实验程序如下： ①实验代码 module a( input clk,
2012~2013学年第二学期 《数字系统设计》 课程设计报告 题目：数字频率计的设计 班级：10电子信息（1） 姓名：鲍学贵李闯王群卢军 张力付世敏凌玲尹凡指导教师：周珍艮 电气工程系 2013年6月
《数字系统设计》任务书
摘要 数字频率计是用数字显示被测信号频率的仪器，被测信号可以是正弦波、方波或其它周期性变化的信号。数字频率计广泛应用于科研机构、学校、实验室、企业生产车间等场所。研究数字频率计的设计和开发，有助于频率计功能的不断完善、性价比的提高和实用性的加强。 本文介绍了一种自顶向下分层设计多功能数字频率计的设计方法。该频率计采用 硬件描述语言编程，以为开发环境，极大地减少了硬件资源的占用。数字频率计模块划分的设计具有相对独立性，可以对模块单独进行设计、调试和修改，缩短了设计周期。所设计的语言通过仿真能够较好的测出所给频率并且满足数字频率计的自动清零和自 动测试的功能要求，具有理论与实践意义。 关键词：;数字频率计; ;
目录 第一章绪论 (1) 1.1 设计背景 (1) 1.2 设计意义 (1) 1.3 本文的主要工作 (2) 第二章数字频率计的系统分析 (3) 2.1 8位十进制数字频率计系统设计的原理 (3) 2.1.1 数字频率计的基本原理 (3) 2.1.2 系统总体框架图 (3) 2.2 8位十进制数字频率计设计任务与要求 (4) 2.3 目标芯片10K (4) 第三章各功能模块基于的设计与仿真 (6) 3.1 8位十进制数字频率计的电路逻辑图 (6) 3.2 测频控制信号发生器的功能模块及仿真 (6) 3.3系统时钟分频的功能模块及仿真 (8) 3.4 32位锁存器的功能模块及仿真 (9) 3.4.1 锁存器 (9) 3.4.2 锁存器的功能模块及仿真 (9) 3.5 数码管扫描的功能模块及仿真 (10) 3.6 数码管译码显示的功能模块及仿真 (12) 3.7 十进制计数器的功能模块及仿真 (14) 3.7.1 计数器 (14) 3.7.2 十进制计数器的功能模块及仿真 (14) 3.8 8位十进制数字频率计的仿真 (16) 第四章结束语 (23) 参考文献 (24) 答辩记录及评分表 (25)
数字系统设计与VHDL课程设计任务书 一、题目：基于FPGA的八位十进制数字频率计的设计与仿真 二、主要内容 本次设计是运用FPGA（现场可编程门阵列）芯片来实现一个八位十进制数字频率计，输入信号频率通过数码管来显示。设计中采用Verilog HDL语言编程，运用QUARTUS Ⅱ软件实现。 三、基本要求 1. 查阅相关原始资料，书写文献综述，英文资料翻译。 2. 理解相关的资料，确定系统功能、性能指标，选择系统组成方案。 3. 选择系统方案，运用Verilog HDL编程，采用QUARTUS Ⅱ集成开发环境进行编辑、综合测试，并进行引脚锁定。 4. 采用MagicSOPC实验开发平台，以FPGA为核心器件，主控芯片为EP2C35F672C8器件并下载到试验箱中进行验证，最终实现所需的八位十进制数字频率计，并在数码管上显示。 5. 撰写研究报告及结果分析，书写课程设计论文。 四、时间安排 五、教材及参考书 [1] 潘松, 王国栋. VHDL实用教程[M].西安:电子科技大学出版社，2007. [2] 黄智伟. FPGA系统设计与实践[M].北京:电子工业出版社,2005. [3] 包明. 赵明富.EDA技术与数字系统设计[M].北京:北京航空航天大学出版社,2001. [4] 莫琳，基于FPGA的频率计的设计与实现[J].现代电子技术,2004 [5] EDA修改稿
基于FPGA的八位十进制数字频率计 学生姓名： 学院： 专业班级： 专业课程： 指导教师： 2014 年6 月15 日 一、系统设计 1.系统设计要求 （1）频率测量范围：1-99.MHZ。
课题：二进制计数器 课时：讲三课时练一课时 教学要求： （1）掌握计数器的功能；（除计数外，还可用于分频、定时、测量等） （2）掌握二进制计数器的功能、组成及常见的分类。 教学过程： 一、 异步二进制计数器 1、 电路组成 从图中可知：CP 脉冲直接控制F 0的翻转， Q 0控制F 1的翻转，Q 1控制F 2的翻转。 能够记忆输入脉冲个数的电路称为计数器。 计数器 二进制计数器 十进制计数器 N 进制计数器 加法计数器 同步计数器 异步计数器 减法计数器 可逆计数器 加法计数器 减法计数器 可逆计数器 二进制计数器 十进制计数器 N 进制计数器
2、工作过程 （1）计数器工作前应先清零。使CR＝0，则Q2Q1Q0=000。 （2）计数：CR＝1。当第一个CP脉冲的下降沿到来时，F0翻转――Q0由0变到1，F1不翻转，F2不翻转。当第二个CP脉冲的下降沿到来 时，F0翻转――Q0由1变到0，此时F1翻转――Q1由0变到1，F2 不翻转。当第三个CP脉冲的下降沿来时，F0翻转――Q0由0变到 1，此时F1不翻转――Q1仍为1，F2还是不翻转。当第四个CP脉 冲的下降沿来时，F0翻转――Q0由1变到0，此时F1翻转――Q1 由1变为0，F2也翻转――Q2由0变为1。依次循环。 波形图：
二、异步二进制减法计数器 电路图：《教材》P234的图给学生分析，下图请学生自己分析。 功能表波形图 F0每输入一个时钟脉冲翻转一次，F1在Q0由1变0时翻转，F2在Q1由1变0时翻转。 三、二进制同步计数器 电路图：《教材》P235的图给学生分析，下图请学生自己分析。 电路分析：F0每输入一个时钟脉冲翻转一次；F1在Q0=1时，在下一个CP触发沿到来时翻转；F2在Q0=Q1=1时，在下一个CP触发沿到来时翻转。