03集成电路版图基础-CMOS版图

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《CMOS集成电路基础》课件

智能传感器和可穿戴设备的普及
随着智能传感器和可穿戴设备的普及，CMOS集成电路将在这些领域发挥重要作用，实现更高效、更低功耗的数据采集和处理。
神经网络和类脑计算的发展
CMOS集成电路将在神经网络和类脑计算领域发挥重要作用，推动人工智能技术的进一步发展。
系统级芯片的广泛应用
随着系统级芯片的广泛应用，CMOS集成电路将与不同芯片和模块进行集成，实现更高效、更低功耗的系
晶圆制备
将高纯度硅材料加工成晶圆，作为集成电路的基底。
薄膜沉积
在晶圆表面沉积所需厚度的薄膜，形成各种有源和无源器件
。
光刻与刻蚀
通过光刻技术将设计好的电路版图转移到晶圆表面，然后进
行刻蚀，形成电路图形。
掺杂与退火
通过掺杂工艺在晶圆中引入不同元素，形成PN结和导电通
道，并进行退火处理。
03
每个逻辑门电路由NMOS和PMOS晶体管组成，形成反相器或与门、或门等基本逻辑门。
工作原理
01
CMOS集成电路的工作原理基于 NMOS和PMOS晶体管的开关特性。当输入信号发生变化时， NMOS和PMOS晶体管会交替导
02 通和截止，从而实现逻辑功能。
CMOS电路的电压摆幅较小，因此功耗较低。此外，CMOS电路还具有噪声容限高、抗干扰能力强等优点。
我们应该如何学习和掌握CMOS集成电路技术
理论与实践结合
在学习过程中，应注重理论与实践相结合，通过实验和项目实践加深对理论知识的
理解。
持续学习与更新知识
随着技术的不断进步，应保持持续学习的态度，关注新技术、新工艺的发展，不断更新自己的知识储备。
培养问题解决能力

CMOS版图设计基础

布局布线
Place and route，给出版图的整体规划和各图形间的连接
2012-11-7
东南大学无锡分校
电路图与版图一致性检查（ LVS,layout versus schematic）电路图与版图一致性检查（ LVS ）从版图中提取的电路同原电路相比较，其方法通常是将两者的网表进行对比。比较的结果，可以是完全一致或两者不全一致。设计者应对所示的错误进行必要的版图修改。
2012-11-7
34
实验所采用的设计规则
东南大学无锡分校
规则 7.1a 7.1b 7.2a 7.2b 7.2c 7.3 7.4
描述 Metal1 Minimum Width Tight Metal1 Max Width Metal1 to Metal1 Spacing Tight Metal1 spacing Tight Metal1 space to Metal1 Metal1 Overlap of PolyContact Metal1 Overlap of ActiveContact

是各集成电路制造厂家根据本身的工艺特点和技术水平而制定的；

设计人员与工艺人员之间的接口与“协议”；
版图设计必须无条件的服从的准则。
2012-11-7
§ 2 设计规则（DR，Design Rules）
东南大学无锡分校
什么是设计规则

用特定工艺制造电路的物理掩膜版图都必须遵循一系列几何图形排列的规则，这些规则称为版图设计规则。
2012-11-7
东南大学无锡分校
电气规则检查（ERC，electrical rule checker）除违反设计规则而造成的图形尺寸错误外，常还会发生电学错误，如电源、地、某些输入或输出端的连接错误。这就需要用ERC检验步骤来加以防范。为了进行ERC的验证，首先应在版图中将各有关电学节点做出定义。如将电源、接地点、输入端、输出端分别给出“节点名”。

制造工艺-CMOS集成电路原理图及版图

硅芯片上的电子世界—晶体管
• 三级管：pnp，npn • 硅芯片上的三极管：
2012年春季
P+ …N…+. P+
N阱
P型衬底
28中北大学
三极管的设计
CMOS工艺下可以做双极晶体管。以N阱工艺为例说明PNP, NPN如何形成。
PNP
注：
薄氧
由于P衬底接最低电位vss/gnd
因此，VPNP集电极也必须接
C
N+
N–-epi
钝化层
SiO2
P+
P-Sub
2012年春季
N+埋层
P P(G- ND)
N+
Sub
EB C
N+ P
N+
P+
N–-epi
60
60中北大学
版图设计
• 电子设计 + 绘图艺术 • 仔细设计，确保质量
2012年春季
61中北大学
MOS管的版图设计
沟道宽
沟道长
当多晶硅穿过有源区时，就形成了一个管子。在图中当多晶硅穿过N型有源区时，形成NMOS，当多晶硅穿过P型有源区时，形成PMOS。
MIM 上电级
第n-1层金属
电容区的下方不要走线；
2012年春季
20中北大学
多层金属制作的平板电容和侧壁电容
多层平板电容（MIM） •增加单位面积电容； •精度高，匹配性好；
2012年春季
侧壁电容： •单位面积电容值可比左边的大； •精度较高，匹配性较好；
21中北大学
MOS电容
CGS
累积区
强反型
vss/gnd 。
C
B

精品PPTCMOS版图

文件
基本IC单元版图设计 – CMOS layout
器件尺寸设计：SPICE - SPICE: Simulation Program for ICs Emphasis 利用SPICE去确定器件尺寸。
SPECS电路规范
mathematical model
SPICE
device size
schematic
on
off
D
input signal of A
基本IC单元版图设计 – CMOS layout
器件尺寸设计：大尺寸器件的设计
- 寄生栅电阻可减慢寄生电容的充放电速度,即存在一个 RC时间常数。
- 晶体管的长度，即沟道长度，决定了晶体管开关的速度，因此，栅的长度是不允许改变的，同时，也必须维持相同的有效栅宽。
连接后：缺点：浪费了大量的空间。
好的连接办法：源和漏互换
对第二个和第四个晶体管进行左右翻转，两个B点彼此相对，两个A点彼此相对。将相对的源漏区合并，这些合并的区域既可以是一个晶体管的源，同时也可以是另一个晶体管的漏。
练习题：
如果是被同一根线进行连接，则可以类似源漏共用那样进行共用，如果一个是A，另一个是B则不能。如下电路图，那些可以共用，试着画出版图。
经验法则：如果需要分配电压是(如开关某些器件)，可以利用多晶硅，如果需要分配电流，则采用金属。
可采用多晶硅作为内连线，但通常仅限于连接栅，因为栅上电流小。
图形关系
总结
在本章学到以下内容： 1.模型、计算机模拟的原理图与参数规范； 2.确定器件尺寸； 3.通过分裂器件减小寄生电阻； 4.更好的适用的技术； 5.作为设计工具的棒状图； 6.借助钳位与连接释放电压； 7.避免固有的衬底二极管正偏； 8.原理图、棒状图和器件之间的关系； 9.源漏共用；

CMOS集成电路版图TannerL-Edit设计入门

2019/12/3
(三)本课程所用规则的设计-4
铝引线孔距多晶硅最小距离5um Metal1 Contact to Poly spacing =5um
多晶硅对引线孔的最小覆盖2.5um Poly surround Metal Contact = 2.5um
压焊点100*100um*um,压焊点距电路 30um
2019/12/3
L-Edit画版图的详细步骤
1、将屏幕改为256色，打开L-Edit程序，系统自动将工作文件命名为L ayout1.sdb； 2、选择save as命令，将文件另存为新文件名； 3、取代设定：选择Replace setup命令，进行设计规则取代(如果用其他设计规则，可以输入设计规则)； 4、编辑组件，进行环境设定：选择setup—design命令对单位格点等进行设定； 5、选取图层;
2019/12/3
（二）例外情况的忽略（ignore）
采用此来设置一些可以忽略的情况，对于特定的规则设置才有用。
Coincidences 边界一致的可以被忽略. Intersections 物体之间交叉的、If layer 2 completely encloses layer 1
Surround . Surround
2019/12/3
集成电路版图设计入门
钟福如邮箱：zfr02s03tom 电子科技大学成都学院
主要内容：
2019/12/3
版图设计概念；版图设计流程及在IC设计中的位置； Tanner版图流程举例（反相器等）。
版图设计概念
2019/12/3
定义：版图设计是创建工程制图（网表）的精确的物理描述过程，而这一物理描述遵守有制造工艺、设计流程以及通过仿真显示为可行的性能要求所带来的一系列约束。

CMOS版图

➢如果两晶体管长度相同，宽度更宽的晶体管有更多的有效沟道，更多的沟道则意味着更大的电流。结论：更大的电流在概念上则意味着更快的性能
第4章 CMOS版图
第4章 CMOS版图
利用spice去确定器件尺寸
电路设计规范specs——设计的起点，电路的性能要求(例如：电流、频率、电压增益等等) 根据采用的特定工艺的详细信息，电路设计规范定义了基本器件尺寸。
4.2.8 焊盘层
焊盘提供了芯片内部信号到封装接脚的连接，其尺寸通常定义为绑定导线需要的最小尺寸。
第4章 CMOS版图
版图设计注意事项
1、无论在电路图中还是在版图中，PMOS晶体管都与VDD相连接； 2、在电路图和版图中，NMOS晶体管都与VSS相连接；
3、在电路图和版图中，NMOS晶体管和PMOS晶体管的栅极有相同的IN信号，而其漏极有相同的OUT信号；
第4章 CMOS版图
图4.7 第一层通孔的图示
第4章 CMOS版图
4.2.7 文字标注层
文字标注层用于版图中的文字标注，目的是方便设计者对器件、信号线、电源线、地线等进行标注，便于版图的查看，尤其在进行验证的时候，便于查找错误的位置。在进行版图制造的时候并不会生成相应的掩膜层。
第4章 CMOS版图
第4章 CMOS版图
4.2 版图中的绘图层
绘图层是指完成集成电路的版图设计所需要的最少分层数目。我们以N阱CMOS工艺为例，通常情况下，绘图层的种类有：N阱层(N Well)、有源区层(Active)、多晶硅栅层(Poly)、 P选择层(P Select)、N选择层(N Select)、接触孔层(Contact)、通孔层(Via)、金属层(Metal)、文字标注层(Text)和焊盘层(Pad)。

集成电路版图基础

卜丹
4
ＭＯＳ管版图的画法：ＮＭＯＳ
Ｐｏｌｙ（多晶硅）：栅
2008级
集成电路专业
黑龙江大学
《CMOS模拟集成电路设计》
卜丹
5
ＭＯＳ管版图的画法：ＮＭＯＳ
ＮＳｅｌｅｃｔ（Ｎ＋扩散）：源、漏
2008级
集成电路专业
黑龙江大学
《CMOS模拟集成电路设计》
卜丹
6
ＭＯＳ管版图的画法：ＮＭＯＳ
ＡｃｔｉｖｅＣｏｎｔａｃｔ（有源区过孔）
《CMOS模拟集成电路设计》
卜丹
31
双极型晶体管ＢＪＴ版图ＮＰＮ
做发射区做集电极欧姆接触
2008级
集成电路专业
黑龙江大学
《CMOS模拟集成电路设计》
卜丹
32
双极型晶体管ＢＪＴ版图ＮＰＮ
做基区欧姆接触
2008级
集成电路专业
黑龙江大学
《CMOS模拟集成电路设计》
卜丹
33
双极型晶体管ＢＪＴ版图ＮＰＮ
卜丹
11
ＭＯＳ管版图的画法：ＰＭＯＳ
ＮＷｅｌｌ（Ｎ阱）
2008级
集成电路专业
黑龙江大学
《CMOS模拟集成电路设计》
卜丹
12
ＭＯＳ管版图的画法：ＰＭＯＳ
Ａｃｔｉｖｅ（有源区）
2008级
集成电路专业
黑龙江大学
《CMOS模拟集成电路设计》
卜丹
13
ＭＯＳ管版图的画法：ＰＭＯＳ
Ｐｏｌｙ（多晶硅）：栅
2008级
集成电路专业
黑龙江大学
《CMOS模拟集成电路设计》
卜丹
26 Cox A

CMOS版图工艺基础课件

• 实际上制造集成电路前，有些CMOS工艺需要先在硅片上生长一层外延层（氧化层），以减少闩锁效应的影响。习惯上把外延层和原来的衬底都称作衬底。使用p衬底n阱的工艺称为N阱工艺。
• 使用n衬底p阱的工艺称P阱工艺。现代工艺出于牺牲PMOS性能来优化NMOS性能，所以大多数工艺都是N阱工艺；也有同时使用N阱和P阱的工艺，称为双阱工艺。
去除氮化硅和有源区的SiO2
• LOCOS （Local Oxidation of Silicon：硅的局部氧化）： CMOS工艺最常用的隔离技术，以氮化硅为掩膜实现了硅的选择氧化，在这种工艺中，除了形成有源晶体管的区域以外，在其它所有重掺杂硅区上均生长一层厚的氧化层，称为隔离或场氧化层。
• N阱和P衬底构成寄生二极管，在CMOS电路中衬底通常接最低电平，确保二极管处于反偏。
N阱的作用主要作用制造PMOS；掺杂浓度较低，电阻率较高，可用于制造电阻，称为阱电阻； N阱可以和衬底构成二极管，可用于制造寄生PNP管。
N阱的制作 • 硅片涂胶后，通过N阱掩模版，将硅片放在光线下，通过显影去掉被光照的光刻胶； • 氧化层生长
六次光刻
接触孔的版图示例
金属层的概念及制造 • 接触孔硅化后，在晶圆上淀积掺铜的铝层，淀积金属后的晶圆涂上光刻胶并采用金属掩模版光刻，去除不需要的金属，形成互连结构。
七次光刻
金属层的版图示例
通孔VIA的概念及制造
• 层间介质充当各层金属以及第一层金属与硅之间的介质材料。层间介质上有许多小的通孔，这些层间介质为相邻的金属层之间提供了电学通道。通孔中常用导电金属（比如钨）来填充，形成金属层间的电学通路。
有源区（薄氧区）的概念
• 源区、漏区、沟道区合称MOS管的有源区，有源区之外的区域定义为场氧区（Fox）。有源区跟场氧区之和就是整个芯片表面，即 Active + Fox = Surface。

03集成电路版图基础-CMOS版图

N型注入掩模（NSELECT）有源区（ACTIVE）
版图设计中不需要绘制基片衬
底材料以及氧化层
4、版图设计规则

版图设计规则一般都包含以下四种规则： (1) 最小宽度例如，金属、多晶、有源区或阱都必须保持最小宽度。
(2)最小间距例如，金属、多晶、
有源区或阱都必须保持最小间距。
D
设计方法（1）分段── 大尺寸MOS管分段成若干小尺寸MOS管。
(a) MOS管的W/L=200/1
(b) 截成4段（W/L=50/1）
（2）源漏共用── 合并源/漏区，将4个小MOS管并联
(a)形成S-G-D、S-G-D…排列
(b)左起第二个和第四个MOS管的、和漏互换
(c)将相邻S、D重叠

完整的MOS管版版图必须包含两个部分：
a）由源、栅和漏组成的器件；
b）衬底连接。
源区、沟道区和漏区合称为MOS管的
有源区(Active），有源区之外的区域定义为场区（Fox)。有源区和场区之和就是整个芯片表面即基片衬底（SUB）。
衬底连接布局

尽可能多的设置衬底连接区
6、大尺寸器件的设计
8、MOS管阵列的版图实现
(1) MOS管的串联。 N1的源、漏区为X和Y，N0的源、漏区为Y和Z。利用源漏共用，得到两个MOS管串联连接的版图。电路图
N1和N0串联版图
N1、 N0版图
任意个MOS管串联。例如3个MOS管串联的版图。
电路图
版图
（2）MOS管并联(并联是ห้องสมุดไป่ตู้它们的源和源连接，漏和漏连接，各自的栅还是独立的。) 栅极水平放置
(3)最小包围例如，N阱、N+离

CMOS模拟集成电路版图设计课程大纲

CMOS模拟集成电路版图设计课程大纲第一讲CMOS模拟集成电路版图基础⏹CMOS模拟版图概述⏹CMOS模拟集成电路版图的定义⏹CMOS模拟集成电路版图设计流程❑版图规划❑版图设计实现❑版图验证❑版图完成⏹CMOS模拟集成电路版图设计工具第二讲模拟集成电路版图器件与互连⏹概述⏹器件❑MOS管❑电阻❑电容❑电感❑三极管⏹互连❑金属（第一层金属，第二层金属……）❑通孔第三讲寄生参数⏹概述⏹寄生电容⏹线电阻压降（IR drop）⏹寄生电感⏹连线寄生模型⏹MOS管寄生效应第四讲器件匹配⏹概述⏹指状交叉法线⏹共质心法⏹虚拟器件⏹MOS晶体管匹配⏹电阻匹配⏹电容匹配⏹差分线布线⏹器件匹配总则第五讲设计规则⏹概述⏹工艺库中各类器件的层信息⏹设计规则细则⏹工业标准的基本数据格式第六讲验证⏹设计规则检查（DRC）Design Rule Check⏹版图与电路图的对照（LVS）Layout Versus Schematic⏹电气规则检查（ERC）Electrical Rule Check⏹天线规则检查（ANT）⏹静电放电检查（ESD）第七讲可靠性设计⏹天线效应⏹闩锁效应⏹静电放电保护（Electro-Static Discharge ，ESD）⏹数模混合集成电路版图设计第八讲工艺设计工具包（PDK）⏹ 1.PDK名称的涵义⏹ 2.PDK中包含的内容● 2.1 IO lib2.1.1 GDS文件的导入操作2.1.2 网表导入2.1.3 IO使用文档介绍● 2.2 SMIC_13_PDK_v2.6_20142.2.1 Smic13mmrf_1233文件夹2.2.2 model 文件夹2.2.3 Calibre 文件夹● 2.3 SMIC_13_TF_LG_LIST_2014122.3.1 Standard cell Timing lib2.3.2 Calview.cellmap2.3.3 Standard cell netlist及网表导入操作2.3.4 Ant rule （天线规则）第九讲Cadence spectre概述与操作界面⏹Cadence spectre 概述⏹Cadence spectre的特点⏹Cadence spectre的仿真设计方法⏹Cadence spectre与其他EDA软件的连接⏹Cadence spectre的基本操作第十讲Spectre窗口和库元件⏹模拟设计环境（Analog Design Environment）⏹波形显示窗口（Waveform）⏹波形计算器（Waveform Calculator）⏹Spectre库中的基本器件第十讲Cadence Virtuoso版图设计工具⏹Cadence Virtuoso概述⏹Virtuoso 界面介绍⏹Virtuoso 基本操作第十一讲Mentor Calibre版图验证工具⏹Mentor Calibre版图验证工具概述⏹Mentor Calibre版图验证工具调用⏹Mentor Calibre DRC验证⏹Mentor Calibre LVS验证⏹Mentor Calibre寄生参数提取(PEX)第十二讲版图设计与验证流程实例⏹设计环境准备⏹反相器链电路的建立和前仿真⏹反相器链版图设计⏹反相器链版图验证与参数提取⏹反相器链电路后仿真⏹输入输出单元环设计⏹主体电路版图与输入输出单元环的连接⏹导出GDSII文件。

详细的集成电路版图基础介绍-CMOS版图

(4)最小延伸例如，多晶栅极
须延伸到有源区外一定长度。
在符合设计规则的前提下，争取最小的版图面积
5、阱与衬底连接
通常将PMOS管的衬底接高电位（正压）； NMOS管的衬底接低电位（负压），以保证电路正常工作
衬底材料导电性较差，为了保证接触的效果，需要在接触区域制作一个同有源区类似的掺杂区域降低接触电阻，形成接触区。
大面积的栅极与衬底之间有氧化层隔绝，形成平板电容
栅电压降低
细长的C W LC0
MOS管栅极串联电阻值
R W / L R
S G
D
设计方法（1）分段──
大尺寸MOS管分段成若干小尺寸MOS管。
(a) MOS管的W/L=200/1
CMOS集成电路版图基础
定义版图
什么是版图？集成电路制造工艺中，通过光刻和刻蚀将
掩膜版上的图形转移到硅片上。这种制造集成电路时使用的掩膜版上的几何图形定义为集成电路的版图。版图要求与对应电路严格匹配，具有完全相同的器件、端口、连线
一、单个MOS管的版图实现
栅极负责施加控制电压源极、漏极负责电流的流进流出
MOS器件版图图层 ——NMOS
N型注入掩模——NSELECT 有源扩散区——ACTIVE 多晶硅栅——POLY 引线孔——CC 金属一——METAL1 通孔一——VIA 金属二——METAL2
结构图立体结构和俯视图
多晶硅栅（POLY）
金属一（METAL1）
引线孔（CC）
N型注入掩模（NSELECT）
a）由源、栅和漏组成的器件；
b）衬底连接。
源区、沟道区和漏区合称为MOS管的有源区(Active），有源区之外的区域定义为场区（Fox)。有源区和场区之和就是整个芯片表面即基片衬底（SUB）。

集成电路版图与工艺课程设计之用CMOS实现Y=AB+C电路与版图

集成电路版图与⼯艺课程设计之⽤CMOS实现Y=AB+C电路与版图1 绪论1.1 设计背景集成电路设计（Integrated circuit design, IC design），亦可称之为超⼤规模集成电路设计（VLSI design），是指以集成电路、超⼤规模集成电路为⽬标的设计流程。

集成电路设计涉及对电⼦器件（例如晶体管、电阻器、电容器等）、器件间互连线模型的建⽴。

所有的器件和互连线都需安置在⼀块半导体衬底材料之上，这些组件通过半导体器件制造⼯艺（例如光刻等）安置在单⼀的硅衬底上，从⽽形成电路。

近些年来，集成电路技术发展迅猛，促使半导体技术不断地发展，半导体技术正在进⼊将整个系统整合在单⼀晶⽚上的时代。

故对VLSI的版图设计的要求也越来越⾼。

Tanner软件可提供完整的集成电路设计环境，帮助初学者进⼊VLSI设计领域。

本设计采⽤Tanner Tools Pro ⼯具，对逻辑为Y=AB+C进⾏电路设计与仿真、版图设计与仿真，在报告中给出电路图、版图与仿真结果。

1.2 设计⽬标设计⽬标逻辑：Y=AB+C⽤CMOS⼯艺设计逻辑为Y=AB+C的电路和版图。

因为CMOS是天然的反逻辑输出，所以需要先设计出逻辑为/Y=/（AB+C）的电路，再将输出接⼊⼀个CMOS反相器实现逻辑功能。

设计电路图（Schematic）时，N⽹络A与B串联且与C并联，P⽹络A与B并联且与C串联，在N和P⽹络的交界节点接⼊反相器后引出输出Y。

设计版图（Layout）时，在P型衬底（P-Sub）上进⾏制作，所以N-MOS管可以直接掺杂制作，⽽P-MOS管需要先制作⼀个N阱（N-Well），并在N阱⾥制作P-MOS管。

整个设计⽐较简单，仅仅使⽤单层⾦属布线（Meteal）。

导出电路和版图⽹表（spice）⽂件，⽤Tspice软件进⾏仿真波形，分析电路和版图是否设计正确性以及其性能如何。

在LVS验证中匹配电路原理图和版图逻辑和尺⼨匹配性，完成整个设计过程。

CMOS模拟集成电路版图设计基础教程_V2

2013-10-30
Institute of VLSI Design, Zhejiang University
7
N-well CMOS基本工艺流程
2013-10-30
Institute of VLSI Design, Zhejiang University
8
N-well CMOS基本工艺流程
2013-10-30
25
如何打开Layout-XL
打开Layout-XL
2013-10-30
Institute of VLSI Design, Zhejiang University
26
如何打开Layout-XL
打开Layout-XL
2013-10-30
Institute of VLSI Design, Zhejiang University
系统仿真工具
• Artist：基于 Spectre, Hspice, Spectreverilog, Spiceverilog等
版图设计工具
• Virtuoso：Layout & Layout-XL
版图验证工具
• DRC & ERC & LVS & LPE：Dracula, Assura, Calibre
2
• 初识工艺流程与版图设计
• Layout-XL基本使用方法 • 快捷键与小技巧 • DRC与LVS • 版图寄生参数提取与后仿真
2013-10-30
Institute of VLSI Design, Zhejiang University
3
初识工艺流程和版图设计
如何将设计的电路制作出来
• 芯片生产厂商通过特定的加工工艺将三维立体的器件和导线集成制造在硅片上

CMOS版图设计ppt课件

VTn 0.7V
VTp 0.85V
VDD 3.3V
Cout 150 fF
W ( L )n 6
ppt课件
W ( L ) p 8 94
Rp

1
p (VDD
VTp
)

822.9
tr 2.2R C p out 271.55 ps
ppt课件
95
Rn

1
n (VDD VTn )
照，使得上升时间近似等于下降时间。然后再去检查DC特性，以保证其合理性

427.35
t f 2.2RnCout 141ps
f max

tr
1 tf
2.42 109 Hz
ppt课件
96
ppt课件
97
ppt课件
98
与非门，或非门的设计
考虑DC特性（电压传输特性）开关特性（瞬态特性） DC特性常被认为不如开关特性重要设计其它门（非反向器）时，用反向器作为参
ppt课件
91
下降时间
t f 2.2RnCout
ppt课件
92
Rp

1
p (VDD
VTp
)
Rn

1
n (VDD VTn )
1
定义
fmax tr t f
ppt课件
93
例题3
一个CMOS反向器电路，其工艺具有下列参数
求fmax
k' 150 A/V 2 n
k' 42 A/V 2 P
7
CMOS集成电路工艺
双阱CMOS
ppt课件
8
N阱CMOS工艺

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导电沟道
1、图形关系
栅有源区注入杂质形成晶体管，有源区栅与有源区重叠的区域确定器件尺寸，导电沟道称为导电沟道
只要源极、漏极以及导电沟道所覆盖的区域称为有源区。芯片中有源区以外的区域定义为场区。
2、器件尺寸设计
MOS管中电流由源极流向漏极。沟道宽度沟道中电流流过 W 的距离为沟道长度；截面尺寸为沟道宽度。

完整的MOS管版版图必须包含两个部分：
a）由源、栅和漏组成的器件；
b）衬底连接。
源区、沟道区和漏区合称为MOS管的
有源区(Active），有源区之外的区域定义为场区（Fox)。有源区和场区之和就是整个芯片表面即基片衬底（SUB）。
衬底连接布局

尽可能多的设置衬底连接区
6、大尺寸器件的设计

“混合棒状图”Biblioteka ：矩形代表有源区(宽度不限)；实线代表金属；虚线代表多晶硅；
“×”代表引线孔。其它层次不画,

通常靠近电源vdd的是P管，靠近地线gnd 的是N管。
反相器棒状图
电路图-棒状图-版图
a
b
练习

三输入与非门、或非门棒状图
对管
缓冲器中的一级反相器
运放对管
大尺寸器件存在的问题：寄生电容；栅极串联电阻
大面积的栅极与衬底之间有氧化层隔绝，形成平板电容
栅电压降低
细长的栅极存在串联电阻，导致栅极两端电压不同
MOS管寄生电容值
C W L C0
MOS管栅极串联电阻值
R W / L R
S G

单个MOS管的尺寸沟道宽度一般小于20微米，且宽长比W/L>1 MOS管宽长比（W/L）比值大于10：1的器件可称为大尺寸器件。在版图上需要做特殊处理。

大尺寸器件普遍应用于：缓冲器（buffer）、运放对管、系统输出级。
IN
IN-
VDD
BIAS
OUT
IN+
IN
OUT
OUT
GND
buffer
8、MOS管阵列的版图实现
(1) MOS管的串联。 N1的源、漏区为X和Y，N0的源、漏区为Y和Z。利用源漏共用，得到两个MOS管串联连接的版图。电路图
N1和N0串联版图
N1、 N0版图
任意个MOS管串联。例如3个MOS管串联的版图。
电路图
版图
（2）MOS管并联(并联是指它们的源和源连接，漏和漏连接，各自的栅还是独立的。) 栅极水平放置
(3)最小包围例如，N阱、N+离
子注入和P+离子注入包围有源区应该有足够的余量;多晶硅、有源区和金属对接触孔四周要保持一定的覆盖。
(4)最小延伸例如，多晶栅极
须延伸到有源区外一定长度。在符合设计规则的前提下，争取最小的版图面积
5、阱与衬底连接

通常将PMOS管的衬底接高电位（正压）； NMOS管的衬底接低电位（负压），以保证电路正常工作
衬底材料导电性较差，为了保证接触的效果，需要在接触区域制作一个同有源区类似的掺杂区域降低接触电阻，形成接触区。衬底半导体材料要与电极接触，同样需要引线孔（CC）；

P管衬底为N阱（N型材料），接电源；衬底连接版图由NSELETC、 ACTIVE、CC、 METAL1组成

N管衬底为基片（P型材料），接地；衬底连接版图由PSELETC、ACTIVE、CC、 METAL1组成
并联后MOS管宽长比与原大尺寸管宽长比相同；并联小MOS管个数为N，并联管的宽长比等于原大尺寸管宽长比的1/N；栅极串联电阻为原大尺寸管寄生电容的1/N

注意！
源漏共用只能在两个同类型MOS管中连接相同节点的端口之间实现；源漏共用可以在两个有相同节点的同类型 MOS管（如与非门的两个P管）之间实现
注意：
不同软件对图层名称定义不同；严格区分图层作用。

版图图层名称 cc（或cont） Via
含义引线孔（连接金属与多晶硅或有源区）通孔（连接第一和第二层金属）
MOS器件版图图层 ——PMOS

N阱——NWELL P型注入掩模——PSELECT 有源扩散区——ACTIVE 多晶硅栅——POLY 引线孔——CC 金属一——METAL1 通孔一——VIA 金属二——METAL2
N型注入掩模（NSELECT）有源区（ACTIVE）
版图设计中不需要绘制基片衬
底材料以及氧化层
4、版图设计规则

版图设计规则一般都包含以下四种规则： (1) 最小宽度例如，金属、多晶、有源区或阱都必须保持最小宽度。
(2)最小间距例如，金属、多晶、
有源区或阱都必须保持最小间距。

7、器件连接
实现源漏共用之后，需要将相应的端口连接才能形成完整的MOS管。将源极、漏极分别用梳状金属线连接，栅极用多晶硅作为引线连接。注意：

过长的多晶硅引线将导致较大的线电阻；为了减小接触电阻，应尽量多做引线孔
S
G
D
并联后连接源和漏的金属线形成 “叉指”结构。
为节省面积，可以适当考虑减少引线孔，使金属线跨越器件；并尽量将器件设置成矩形
MOS器件版图图层 ——NMOS
N型注入掩模——NSELECT 有源扩散区——ACTIVE 多晶硅栅——POLY 引线孔——CC 金属一——METAL1 通孔一——VIA 金属二——METAL2

结构图
立体结构和俯视图
多晶硅栅（POLY）
金属一（METAL1）
引线孔（CC）
电路图
版图
栅极竖直方向排列
电路图
版图
三个或三个以上MOS管并联。类似大尺寸MOS管的拆分连接
源和漏的并联都用金属连接（叉指型）
（3）MOS管的复联复联是同时存在MOS管串联和并联的情况。
二、集成电路版图设计方法
棒状图设计：为了方便地从电路中得到最有效的源漏共用版图，可以使用“棒状图设计”，在绘制版图之前先制作结构草图。可以很好的解决器件布局问题
定义版图
什么是版图？集成电路制造工艺中，通过光刻和刻蚀将掩膜版上的图形转移到硅片上。这种制造集成电路时使用的掩膜版上的几何图形定义为集成电路的版图。版图要求与对应电路严格匹配，具有完全相同的器件、端口、连线

一、单个MOS管的版图实现
栅极负责施加控制电压源极、漏极负责电流的流进流出
沟道长度 L 电流方向

设计中，常以宽度和长度值的比例式即宽长比（W/L）表示器件尺寸。例：假设一MOS管，尺寸参数为20/5。则在版图上应如何标注其尺寸。

20/5
3、图形绘制
英特尔65纳米双核处理器的扫描电镜(SEM)截面图
常用图层版图图层名称 Nwell Active Pselect Nselect Poly cc Metal1 Metal2 Via 含义 N阱有源扩散区 P型注入掩膜 N型注入掩膜多晶硅引线孔第一层金属第二层金属通孔
D
设计方法（1）分段── 大尺寸MOS管分段成若干小尺寸MOS管。
(a) MOS管的W/L=200/1
(b) 截成4段（W/L=50/1）
（2）源漏共用── 合并源/漏区，将4个小MOS管并联
(a)形成S-G-D、S-G-D…排列
(b)左起第二个和第四个MOS管的、和漏互换
(c)将相邻S、D重叠

03集成电路版图基础-CMOS版图

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