第三章 集成电路版图设计基础
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集成电路设计3-版图设计
它涉及到将电路元件和连接线转化为 几何图形，这些图形定义了半导体制 造过程中需要制造的结构。
版图设计的重要性
1
版图设计是集成电路制造过程中的关键环节，它 决定了集成电路的性能、功能和可靠性。
2
通过版图设计，可以将电路设计转化为实际制造 的物理结构，从而实现电路设计的目标。
3
版图设计的精度和质量直接影响到集成电路的性 能和制造良率，因此需要高度的专业知识和技能。
在芯片内部加入自测试模块，实现自动测试和 故障诊断。
可测性增强
通过增加测试访问端口和测试控制逻辑，提高芯片的可测性。
05
集成电路版图设计的挑 战与解决方案
设计复杂度挑战
总结词
随着集成电路规模不断增大，设计复杂 度呈指数级增长，对设计效率提出巨大 挑战。
VS
详细描述
随着半导体工艺的不断进步，集成电路设 计的规模越来越大，晶体管数量成倍增加 ，导致设计复杂度急剧上升。这不仅增加 了设计时间和成本，还对设计精度和可靠 性提出了更高的要求。
03
还需要考虑存储器的功耗和散热问题，以确保在各种应用场景下的稳 定运行。
04
高密度存储器版图设计需要具备高容量、高速、低功耗和高可靠性等 特点，以满足大数据、云计算等领域的需求。
THANKS FOR WATCHING
感谢您的观看
04
还需要考虑散热设计，以确保在高负载情况下CPU的 稳定运行。
案例二：低功耗MCU版图设计
低功耗MCU版图设计需要重点 关注功耗优化，采用低功耗工 艺和电路技术，如CMOS工艺
、低功耗逻辑门等。
还需要考虑低电压供电和电源 管理设计，以确保MCU在各种 应用场景下的稳定运行。
设计过程中需要优化芯片内部 结构和电路布局，降低芯片的
版图设计的重要性
1
版图设计是集成电路制造过程中的关键环节，它 决定了集成电路的性能、功能和可靠性。
2
通过版图设计，可以将电路设计转化为实际制造 的物理结构，从而实现电路设计的目标。
3
版图设计的精度和质量直接影响到集成电路的性 能和制造良率，因此需要高度的专业知识和技能。
在芯片内部加入自测试模块，实现自动测试和 故障诊断。
可测性增强
通过增加测试访问端口和测试控制逻辑，提高芯片的可测性。
05
集成电路版图设计的挑 战与解决方案
设计复杂度挑战
总结词
随着集成电路规模不断增大，设计复杂 度呈指数级增长，对设计效率提出巨大 挑战。
VS
详细描述
随着半导体工艺的不断进步，集成电路设 计的规模越来越大，晶体管数量成倍增加 ，导致设计复杂度急剧上升。这不仅增加 了设计时间和成本，还对设计精度和可靠 性提出了更高的要求。
03
还需要考虑存储器的功耗和散热问题，以确保在各种应用场景下的稳 定运行。
04
高密度存储器版图设计需要具备高容量、高速、低功耗和高可靠性等 特点，以满足大数据、云计算等领域的需求。
THANKS FOR WATCHING
感谢您的观看
04
还需要考虑散热设计，以确保在高负载情况下CPU的 稳定运行。
案例二：低功耗MCU版图设计
低功耗MCU版图设计需要重点 关注功耗优化，采用低功耗工 艺和电路技术，如CMOS工艺
、低功耗逻辑门等。
还需要考虑低电压供电和电源 管理设计，以确保MCU在各种 应用场景下的稳定运行。
设计过程中需要优化芯片内部 结构和电路布局，降低芯片的
集成电路设计3版图设计PPT课件
N阱
P型衬底
24.09.2020 4
硅芯片上的电子世界--电阻
• 电阻：具有稳定的导电能力（半导体、导体）； • 芯片上的电阻：薄膜电阻；
薄膜电阻
宽度：微米
厚度：百纳米 硅片
24.09.2020 5
电阻的版图设计
• 能与CMOS工艺兼容的电阻主要有四种：
• 扩散电阻、多晶硅电阻、阱电阻、MOS电阻
22
硅芯片上的电子世界—晶体管
• 三级管：pnp，npn • 硅芯片上的三极管：
24.09.2020
P+ …N…+. P+
N阱
P型衬底
23
三极管的设计
CMOS工艺下可以做双极晶体管。 以N阱工艺为例说明PNP, NPN如何形成。
（1）多晶硅电阻 最常用，结构简单。在场氧（非薄氧区域）。
多晶硅电阻（poly）
辅助标志层： res_dum
24.09.2020
P型衬底
为什么电阻要做在 场氧区？
6
（2）扩散电阻
在源漏扩散时形成，有N+扩散和P＋扩散电阻。在CMOS N阱 工艺下，N+扩散电阻是做在PSUB上，P＋扩散是在N阱里。
24.09.2020 13
平板电容
辅助标志层： cap_dum
比例电容的版图结构
P型衬底
24.09.2020
C2=8C1
14
平板电容
常见结构：MIM, PIP, MIP；
PIP、MIP结构，传统结构；
MIM结构，使用顶层金属与其下一层金属；
精度好；
下极板与衬底的寄生电容小；
钝化层
第n层金属
MIM 上电级
集成电路CAD设计
P型衬底
24.09.2020 4
硅芯片上的电子世界--电阻
• 电阻：具有稳定的导电能力（半导体、导体）； • 芯片上的电阻：薄膜电阻；
薄膜电阻
宽度：微米
厚度：百纳米 硅片
24.09.2020 5
电阻的版图设计
• 能与CMOS工艺兼容的电阻主要有四种：
• 扩散电阻、多晶硅电阻、阱电阻、MOS电阻
22
硅芯片上的电子世界—晶体管
• 三级管：pnp，npn • 硅芯片上的三极管：
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P+ …N…+. P+
N阱
P型衬底
23
三极管的设计
CMOS工艺下可以做双极晶体管。 以N阱工艺为例说明PNP, NPN如何形成。
（1）多晶硅电阻 最常用，结构简单。在场氧（非薄氧区域）。
多晶硅电阻（poly）
辅助标志层： res_dum
24.09.2020
P型衬底
为什么电阻要做在 场氧区？
6
（2）扩散电阻
在源漏扩散时形成，有N+扩散和P＋扩散电阻。在CMOS N阱 工艺下，N+扩散电阻是做在PSUB上，P＋扩散是在N阱里。
24.09.2020 13
平板电容
辅助标志层： cap_dum
比例电容的版图结构
P型衬底
24.09.2020
C2=8C1
14
平板电容
常见结构：MIM, PIP, MIP；
PIP、MIP结构，传统结构；
MIM结构，使用顶层金属与其下一层金属；
精度好；
下极板与衬底的寄生电容小；
钝化层
第n层金属
MIM 上电级
集成电路CAD设计
集成电路版图设计
02 集成电路版图设计基础
CHAPTER
电路设计基础
01
模拟电路设计
02
运算放大器
03
比较器
04
触发器
电路设计基础
01
数字电路设计
02
组合逻辑电路
时序逻辑电路
03
04
可编程逻辑电 路
版图设计基础
版图编辑软件 ICEDrawer
版图设计基础
01
Laker
02
P甩 Pro
版图设计规则
03
版图设计基础
管的形状和尺寸等。
案例二：低功耗模拟电路版图设计
总结词
通过优化模拟电路的版图设计，实现低功耗的目的， 以满足便携式电子设备和物联网等领域的需求。
详细描述
低功耗模拟电路版图设计需要考虑模拟电路的性能和 功耗等方面，同时还需要考虑噪声和失真等方面的因 素。为了实现低功耗的设计，需要采用优化的版图设 计方法，如使用低阻抗的走线、优化晶体管的形状和 尺寸等。
3
antenna effect simulation
物理验证基础 01
P/R/O/L/C分析
热学参数分析（T）
03
02
电学参数分析（P/R/O）
电磁兼容性分析（EMC）
04
03 集成电路版图设计技术
CHAPTER
逻辑电路版图设计
逻辑电路
逻辑电路是实现逻辑运算和逻辑控制的电路，分为组合逻 辑电路和时序逻辑电路。在版图设计中，需要考虑到电路 的复杂性、功耗、速度等因素。
提高芯片的可测试性。
可制造性版图设计实践
符合制造规范
遵循制造规范和流程，确保版图设计具有良好的可制 造性。
电路版图设计与规则(参考模板)
第三章集成电路版图设计每一个电路都可以做的很完美,对应的版图也可以画的很艺术，需要的是耐心和细心，当然这需要知识，至少我这么认为。
3.1认识设计规则（design rule）什么是设计规则？根据实际工艺水平(包括光刻精度、刻蚀能力、对准容差等)和成品率要求，给出的一组同一工艺层及不同工艺层之间几何尺寸的限制，主要包括线宽、间距、覆盖、露头、凹口、面积等规则，分别给出它们的最小值，以防止掩膜图形的断裂、连接和一些不良物理效应的出现。
芯片上每个器件以及互连线都占有有限的面积。
它们的几何图形形状由电路设计者来确定。
（从图形如何精确地光刻到芯片上出发，可以确定一些对几何图形的最小尺寸限制规则，这些规则被称为设计规则）制定设计规则的目的：使芯片尺寸在尽可能小的前提下，避免线条宽度的偏差和不同层版套准偏差可能带来的问题，尽可能地提高电路制备的成品率。
设计规则中的主要内容：Design Rule通常包括相同层和不同层之间的下列规定：最小线宽 Minimum Width最小间距 Minimum Spacing最小延伸 Minimum Extension最小包围 Minimum Enclosure 最小覆盖 Minimum Overlay集成电路版图设计规则通常由集成电路生产线给出，版图设计者必须严格遵守！！！3.2模拟集成电路版图设计中遵从的法则3.2.1电容的匹配对于IC layout工程师来说正确地构造电容能够达到其它任何集成元件所不能达到的匹配程度。
下面是一些IC版图设计中电容匹配的重要规则。
1）遵循三个匹配原则：它们应该具有相同方向、相同的电容类型以及尽可能的靠近。
这些规则能够有效的减少工艺误差以确保模拟器件的功能。
2）使用单位电容来构造需要匹配的电容，所有需要匹配的电容都应该使用这些单位电容来组成，并且这些电容应该被并联，而不是串联。
3）使用正方块电容，并且四个角最好能够切成45度角。
周长变化是导致不匹配的最主要的随机因素，周长和面积的比值越小，就越容易达到高精度的匹配。
集成电路的设计基础共70页PPT资料
《集成电路设计基础》
24
反相器实例
参照上述的硅栅工艺设计规则，下图以 反相器（不针对具体的器件尺寸）为例给出 了对应版图设计中应该考虑的部分设计规则 示意图。
对于版图设计初学者来说，第一次设计 就能全面考虑各种设计规则是不可能的。
为此，需要借助版图设计工具的在线DRC 检查功能来及时发现存在的问题，具体步骤 参见本书第十四章。
20
版图几何设计规则
Metal设计规则示意图
08.05.2020
《集成电路设计基础》
21
版图几何设计规则
Pad相关的设计规则列表
编号 6.1
描述 最小焊盘大小
尺寸 90
目的与作用 封装、邦定需要
6.2
最小焊盘边间距
80
防止信号之间串绕
6.3
最小金属覆盖焊盘
6.0
保证良好接触
6.4
焊盘外到有源区最小距
08.05.2020
《集成电路设计基础》
18
版图几何设计规则
contact设计规则示意图
08.05.2020
《集成电路设计基础》
19
版图几何设计规则
Metal相关的设计规则列表
编号 1
描述
尺寸
金属宽度
2.5
目的与作用 保证铝线的良好电导
2
金属间距
2.0
防止铝条联条
08.05.2020
《集成电路设计基础》
1 引言
版图(Layout)
版图是集成电路从设计走向制
造的桥梁，它包含了集成电路尺 寸、各层拓扑定义等器件相关的 物理信息数据。
集成电路制造厂家根据这些数据 来制造掩膜。
08.05.2020
集成电路版图设计基础第3章：数字IC版图
school of phye basics of ic layout design 12
设计过程 - 验证电路逻辑
设计输入:HDL 设计输入:HDL – VHDL 五大元素之"library & package" 五大元素之"library 库声明结构: library library_name; use library_name.package_name.all; 由于STD_LOGIC,signed等数据类型不属于VHDL标准库,所 由于STD_LOGIC,signed等数据类型不属于VHDL标准库,所 以使用时要予以以下声明: library IEEE; use IEEE.Std_Logic_1164.all; use IEEE.Std_Logic_Arith.all;
school of phye
basics of ic layout design
ቤተ መጻሕፍቲ ባይዱ
8
设计过程 - 验证电路逻辑
设计输入:HDL 设计输入:HDL – VHDL,Verilog HDL VHDL和 VHDL和Verilog HDL有很多的共同点,如硬件描述与实现工 HDL有很多的共同点,如硬件描述与实现工 艺无关,能形式化地抽象表示电路的行为和结构,具有电路仿真 与验证机制以保证设计的正确性等. 目前,国内外设计者使用Verilog和VHDL的情况: 目前,国内外设计者使用Verilog和VHDL的情况: 美国:Verilog: 美国:Verilog: 60%, VHDL: 40% 台湾:Verilog: 台湾:Verilog: 50%, VHDL: 50% 大陆:大学, 大陆:大学,公司
school of phye basics of ic layout design 11
设计过程 - 验证电路逻辑
设计输入:HDL 设计输入:HDL – VHDL 五大元素之"library & package" 五大元素之"library 库声明结构: library library_name; use library_name.package_name.all; 由于STD_LOGIC,signed等数据类型不属于VHDL标准库,所 由于STD_LOGIC,signed等数据类型不属于VHDL标准库,所 以使用时要予以以下声明: library IEEE; use IEEE.Std_Logic_1164.all; use IEEE.Std_Logic_Arith.all;
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basics of ic layout design
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8
设计过程 - 验证电路逻辑
设计输入:HDL 设计输入:HDL – VHDL,Verilog HDL VHDL和 VHDL和Verilog HDL有很多的共同点,如硬件描述与实现工 HDL有很多的共同点,如硬件描述与实现工 艺无关,能形式化地抽象表示电路的行为和结构,具有电路仿真 与验证机制以保证设计的正确性等. 目前,国内外设计者使用Verilog和VHDL的情况: 目前,国内外设计者使用Verilog和VHDL的情况: 美国:Verilog: 美国:Verilog: 60%, VHDL: 40% 台湾:Verilog: 台湾:Verilog: 50%, VHDL: 50% 大陆:大学, 大陆:大学,公司
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模拟集成电路版图基础
Ｎ阱电容
• 在场效应管的栅极和衬底之间，存在寄生电容。 称之为恶性寄生。但是，如果正好需要电容，这 个寄生是需要的。
金属电容
• 扩散电容缺点：
– 传递噪声：扩散电容在PN 结上会有一个寄生电容。任 何输入到扩散电容底部平行板上的信号将会自动耦合 到衬底上。在电路设计中有些情况，需要一个电容器 阻断直流信号，但是允许交流信号传输到下个电路块。
层与层间的寄生电容
• 寄生包括：
– 层对衬底形成寄生，层与层之间，层与层的侧面之间等等。 – 在ASIC 设计中，会用到自动布局布线工具，有些金属连线常常直接从某
个功能块上通过，如图3-3 所示。这是因为，数字集成电路为了节约芯片 面积，减少流片成本，而不得已为之。
• 在模拟集成电路中：
– 常常需要把敏感的信号线互相隔离开来，使它们不会互相影响。 – 所以为了减少寄生对电路的干扰，就需要在作版图时，最好不要到处布
– 它不仅具有寄生效应小 – 与偏置电压无关 – 低的温度系数 – 单位面积的电容值很高。
– 在制作固定面积金属电容中，交叉金属来得到 更大电容的方法同样可以用在POLY 电容中， 我们形象的称之为“三明治电容”
几种集成电容的比较
电阻电容画法实例: 电阻画法实例
• 现在以1.5K 和250Ω的Poly 电阻为例，介绍一下电阻的画 法。 – 首先查到Poly 的方块电阻值为25Ω/□ – 先做一个电阻单元，Poly 宽为2u,长为40u,两端通过引 线孔用金属引出。此电阻阻值为500Ω。
• 金属电容
– 大多数信号电容会由金属制成。这可以消除PN 结，可 以消除寄生二极管带来的电容。电容依赖性也将得到 消除。
金属电容
• 为了保证上部平行板和下部平行板没有短接，几乎所有的IC 工 艺都有一个非常厚的金属介质层。
《集成电路版图设计》课件
元器件工作原理
了解各种元器件的工作原理是进行版图设计的基础，如晶 体管的工作原理涉及到载流子的运动和电荷的积累等。
元器件版图设计规则
在进行元器件版图设计时，需要遵循一定的设计规则，如 电阻的阻值计算、电容的容量计算等，以确保设计的准确 性和可靠性。
集成电路工艺
01 02
集成电路工艺流程
集成电路的制造需要经过多个工艺步骤，包括薄膜制备、光刻、刻蚀、 掺杂等，这些工艺步骤的参数和条件对集成电路的性能和可靠性有着重 要影响。
学生需要按照指导要求，完成集成电路版图设计实践任务，并
提交实践报告。
集成电路版图设计实践图设计
案例四
某混合信号集成电 路版图设计
案例一
某数字集成电路版 图设计
案例三
某射频集成电路版 图设计
案例五
某可编程逻辑集成 电路版图设计
集成电路版图设计实践经验总结
实践经验总结的重要性
特点
集成电路版图设计具有高精度、 高复杂度、高一致性的特点，需 要综合考虑电路功能、性能、可 靠性以及制造工艺等多个方面。
集成电路版图设计的重要性
01
02
03
实现电路功能
集成电路版图设计是将电 路设计转化为实际产品的 关键环节，是实现电路功 能的重要保障。
提高性能和可靠性
合理的版图设计可以提高 集成电路的性能和可靠性 ，确保产品在长期使用中 保持稳定。
DRC/LVS检查
进行设计规则检查和版图验证 ，确保版图设计的正确性和可 制造性。
布图输出
将版图数据输出到制造环节， 进行硅片的制作。
02
集成电路版图设计基础知识
半导体材料
半导体材料分类
半导体材料分为元素半导体和化合物半导体两大类，元素半导体包括硅和锗，化合物半导 体包括三五族化合物（如砷化镓、磷化镓等）和二六族化合物（如硫化镉、硒化镉等）。
了解各种元器件的工作原理是进行版图设计的基础，如晶 体管的工作原理涉及到载流子的运动和电荷的积累等。
元器件版图设计规则
在进行元器件版图设计时，需要遵循一定的设计规则，如 电阻的阻值计算、电容的容量计算等，以确保设计的准确 性和可靠性。
集成电路工艺
01 02
集成电路工艺流程
集成电路的制造需要经过多个工艺步骤，包括薄膜制备、光刻、刻蚀、 掺杂等，这些工艺步骤的参数和条件对集成电路的性能和可靠性有着重 要影响。
学生需要按照指导要求，完成集成电路版图设计实践任务，并
提交实践报告。
集成电路版图设计实践图设计
案例四
某混合信号集成电 路版图设计
案例一
某数字集成电路版 图设计
案例三
某射频集成电路版 图设计
案例五
某可编程逻辑集成 电路版图设计
集成电路版图设计实践经验总结
实践经验总结的重要性
特点
集成电路版图设计具有高精度、 高复杂度、高一致性的特点，需 要综合考虑电路功能、性能、可 靠性以及制造工艺等多个方面。
集成电路版图设计的重要性
01
02
03
实现电路功能
集成电路版图设计是将电 路设计转化为实际产品的 关键环节，是实现电路功 能的重要保障。
提高性能和可靠性
合理的版图设计可以提高 集成电路的性能和可靠性 ，确保产品在长期使用中 保持稳定。
DRC/LVS检查
进行设计规则检查和版图验证 ，确保版图设计的正确性和可 制造性。
布图输出
将版图数据输出到制造环节， 进行硅片的制作。
02
集成电路版图设计基础知识
半导体材料
半导体材料分类
半导体材料分为元素半导体和化合物半导体两大类，元素半导体包括硅和锗，化合物半导 体包括三五族化合物（如砷化镓、磷化镓等）和二六族化合物（如硫化镉、硒化镉等）。
版图第三章
一、电过应力1.ESD静电泄放（简称ESD，electrostaticdischarge ）是由静电引起的一种电过应力形式，在版图设计时，一般对易损的焊盘增加特殊的保护结构来使ESD失效降至最低。
ESD是芯片制造和使用过程中最易造成芯片损坏的因素之一。
ESD产生的主要途径人体接触：带静电的人手触摸芯片机器接触：制造过程中，与机器接触自产生电荷：已封装芯片在组合或运输过程中产生电荷人体在某种环境中可以存放1.5KV~2KV的静电压，这样高的电压可产生1.3A的峰值电流，如果施以未保护的芯片的PAD上，将有可能击穿MOSFET的源漏通道或多晶硅栅。
常规IC一般要求可以承受2KV的静态电压，某些特殊IC要求承受20KV HBM的静电电压。
电压引起的破坏：介质击穿：击穿典型MOSFET的栅介质，导致栅和衬底短路。
结击穿：如果管脚连接着扩散区，那么在栅氧化层击穿之前还可能发生雪崩击穿电流引起的破坏：—薄膜层发生破裂—极大的电流密度可使金属连线移动并穿过接触，使PN结短路在集成电路版图设计中，所有的易损管脚必须有与PAD连接的ESD保护结构。
—只与MOS的栅或淀积电容电极连接的管脚极易受ESD损坏，所以在芯片的I/O PAD需特别注意ESD保护—连接到相对小扩散区的关键也容易出现ESD诱发的结损害，版图设计者一般会给这些管脚都增加ESD保护器件。
—一些特殊的管脚可以抗ESD，因此可以不加防护。
典型的功率管的管脚会与大的扩散区连接，这类管脚可以不加ESD保护电路。
2.电迁移：集成电路中电迁移是由极高的电流密度引起的缓慢的损耗现象，移动的载流子对静止的金属原子的影响引起了金属的逐渐移位。
铝的电流密度接近5X105A/cm2时，电迁移现象变得很明显。
由于金属层厚度很薄，所以在亚微米工艺中最小线宽的金属在几毫安的电流下就会出现电迁移。
电迁移引起金属原子逐渐移出，形成空隙，这使得连线的有效横截面积减小引起连线剩余部分的电流密度增大，电迁移现象更加明显并逐渐结合，最终切断连线，导致断路。
《集成电路版图设计》课件
布局原则
在布局时，应遵循一些基本原则，如模块化、层次化、信号流向清晰等，以提高 布局的可读性和可维护性。
优化方法
可以采用一些优化方法来提高布局的效率和可读性，如使用自动布局算法、手动 调整布局、考虑布线约束等。
布线优化
布线原则
在布线时，应遵循一些基本原则，如 避免交叉、减少绕线、保持线宽一致 等，以提高布线的可靠性和效率。
04
集成电路版图设计技巧与优化
布图策略与技巧
布图策略
根据电路功能和性能要求，选择合适的布图策略，如层次化、模块化、对称性 等，以提高布图的效率和可维护性。
技巧
在布图过程中，可以采用一些技巧来提高布图的效率和可读性，如使用标准单 元、宏单元等模块化设计，以及合理利用布局空间、避免布线拥堵等。
布局优化
用于实现电路中的电阻功能，调节电流和电 压。
电感器
用于实现电路中的电感功能，用于产生磁场 和感应电流。
版图设计规则
几何规则
规定了各种几何元素的使用方法和尺寸 ，以确保版图的准确性和一致性。
器件规则
规定了各种器件的尺寸、形状和排列 方式，以确保器件的性能和可靠性。
连线规则
规定了各种连线元素的宽度、间距和 连接方式，以确保电路的可靠性和稳 定性。
直线
用于连接集成电路中的不同部 分，实现电路的导通。
弧线
用于表示不同层之间的过渡， 以平滑电路。
折线
用于表示复杂电路中的分支或 连接点。
点
用于表示电路中的节点或连接 点。
ቤተ መጻሕፍቲ ባይዱ 器件元素
晶体管
用于实现电路中的逻辑功能，是集成电路中 的基本元件。
电容器
用于实现电路中的电容功能，用于存储电荷 和过滤信号。
集成电路版图基础.pdf
实例：反向器
由一个NMOS，一个PMOS组成， 先画出两个正确尺寸的mos版图， 然后对mos的四端进行连线。
第二部分：版图设计基础
2.1.2 电阻
根据电路选择的电阻类型(ppolyf_s)、电阻的W/L值来画版图，相对应的电 阻类型应当由哪些层的图形组成，这个参照厂家提供的design rule。
1）集成电路掩膜版图设计是实现集成电路制造所必不 可少的设计环节，它不仅关系到集成电路的功能是 否正确，而且也会极大程度地影响集成电路的性能、 成本与功耗。
2）它需要设计者具有电路系统原理与工艺制造方面的 基本知识，设计出一套符合设计规则的“正确”版 图也许并不困难，但是设计出最大程度体现高性能、 低功耗、低成本、能实际可靠工作的芯片版图缺不 是一朝一夕能学会的本事。
第二部分：版图设计基础
4) 打开cell a--工作区和层次显示器
电路转换为选定工艺的版图，版图设计完成后，将版图的数据发 给foundry，foundry收到数据后按照数据制作掩膜版（mask）， mask上的图形就代表了最终在芯片加工上需要保留或者需要刻蚀 掉的位置。
VDD
3u/0.18u
IN
OUT
1u/0.18u
GND
电路图
版图
第一部分：了解版图
3. 版图的意义：
第四部分：版图的艺术（这个作为后期目标，暂作了解）
1. 模拟版图和数字版图的首要目标 2. 匹配 3. 寄生效应 4. 噪声 5. 布局规划 6. ESD 7. 封装
IC模拟版图设计
第一部分：了解版图
1. 芯片是怎么来的 2. 版图的定义 3. 版图的意义 4. 版图的工具 5. 版图的设计流程
1) 启动软件
使用Xmanager登陆linux服务器
由一个NMOS，一个PMOS组成， 先画出两个正确尺寸的mos版图， 然后对mos的四端进行连线。
第二部分：版图设计基础
2.1.2 电阻
根据电路选择的电阻类型(ppolyf_s)、电阻的W/L值来画版图，相对应的电 阻类型应当由哪些层的图形组成，这个参照厂家提供的design rule。
1）集成电路掩膜版图设计是实现集成电路制造所必不 可少的设计环节，它不仅关系到集成电路的功能是 否正确，而且也会极大程度地影响集成电路的性能、 成本与功耗。
2）它需要设计者具有电路系统原理与工艺制造方面的 基本知识，设计出一套符合设计规则的“正确”版 图也许并不困难，但是设计出最大程度体现高性能、 低功耗、低成本、能实际可靠工作的芯片版图缺不 是一朝一夕能学会的本事。
第二部分：版图设计基础
4) 打开cell a--工作区和层次显示器
电路转换为选定工艺的版图，版图设计完成后，将版图的数据发 给foundry，foundry收到数据后按照数据制作掩膜版（mask）， mask上的图形就代表了最终在芯片加工上需要保留或者需要刻蚀 掉的位置。
VDD
3u/0.18u
IN
OUT
1u/0.18u
GND
电路图
版图
第一部分：了解版图
3. 版图的意义：
第四部分：版图的艺术（这个作为后期目标，暂作了解）
1. 模拟版图和数字版图的首要目标 2. 匹配 3. 寄生效应 4. 噪声 5. 布局规划 6. ESD 7. 封装
IC模拟版图设计
第一部分：了解版图
1. 芯片是怎么来的 2. 版图的定义 3. 版图的意义 4. 版图的工具 5. 版图的设计流程
1) 启动软件
使用Xmanager登陆linux服务器
第3章 集成电路版图设计基础
2012-5-16
韩 良
8
(5) 几 何 设 计 规 则 图 示
J
2012-5-16
PO
6-S 3-S2
H
N+/P+
A N+
4-E
3-S2
(OD) P+
E I P+
5-W 7-S2 4-S3 5-E
4-E
DC
C
C
N-Well
D2
5-E
4-S1
PO PO
4-S3
PO
D2
7-S2
B
4-W 6-W 6-S
7
的各种距离
集成电路设计原理
国际微电子中心
3.1.2 几何设计规则 几何设计规则
（4）影响几何设计规则的因素 ） 制版能力：制版设备、掩膜版质量、 ①制版能力：制版设备、掩膜版质量、操作水平等 ②光刻水平：光刻设备、光刻胶质量、操作水平等 光刻水平：光刻设备、光刻胶质量、 ③介质成分、厚度以及杂质分布均匀度等 介质成分、 ④掩膜对准容差：掩膜容差、光刻对准容差（多次性） 掩膜对准容差：掩膜容差、光刻对准容差（多次性） ⑤横向扩散：与PN结深度有关 ，具有方向性 横向扩散： 结 ⑥耗尽层宽度：与工作电压、杂质浓度有关 耗尽层宽度：与工作电压、 ⑦可靠性的余度：包括其它未考虑因素 可靠性的余度：
2012-5-16 韩 良 14
集成电路设计原理
国际微电子中心
3.2.1 隔离区划分原则 隔离区划分原则
①NPN管 管 集电极电位不相同的 集电极电位不相同的NPN晶体管必须放在不同 相同的 晶体管必须放在不同 的隔离区，而集电极电位相同的 的隔离区，而集电极电位相同的NPN晶体管可以放 晶体管可以放 在同一个隔离区内。 在同一个隔离区内。
集成电路模拟版图设计基础106页PPT
第四部分：版图的艺术
1. 模拟版图和数字版图的首要目标 2. 首先考虑的三个问题 3. 匹配 4. 寄生效应 5. 噪声 6. 布局规划 7. ESD 8. 封装
IC模拟版图设计
第一部分：了解版图
1. 版图的定义 2. 版图的意义 3. 版图的工具 4. 版图的设计流程
第一部分：了解版图
PMOS版图
第二部分：版图设计基础
2.1 器件
反向器
器件剖面图及俯视图
器件版 图
第二部分：版图设计基础
2.1 器件
2.1.1 MOS管 1)反向器
VDD
3u/0.18u
IN
OUT
1u/0.18u
2)NMOS，PMOS
3)金属连线
GND
4)关于Butting Contact部分
第二部分：版图设计基础
2）它需要设计者具有电路系统原理与工艺制造方面的基 本知识，设计出一套符合设计规则的“正确”版图也 许并不困难，但是设计出最大程度体现高性能、低功 耗、低成本、能实际可靠工作的芯片版图缺不是一朝 一夕能学会的本事。
第一部分：了解版图
3. 版图的工具：
– Cadence
Virtuoso Dracula Assura Diva
IC模拟版图设计
目录
第一部分：了解版图
1. 版图的定义 2. 版图的意义 3. 版图的工具 4. 版图的设计流程
第二部分：版图设计基础
1. 认识版图 2. 版图组成两大部件 3. 版图编辑器 4. 电路图编辑器 5. 了解工艺厂商
目录
第三部分：版图的准备
1. 必要文件 2. 设计规则 3. DRC文件 4. LVS文件
第二部分：版图设计基础
1. 模拟版图和数字版图的首要目标 2. 首先考虑的三个问题 3. 匹配 4. 寄生效应 5. 噪声 6. 布局规划 7. ESD 8. 封装
IC模拟版图设计
第一部分：了解版图
1. 版图的定义 2. 版图的意义 3. 版图的工具 4. 版图的设计流程
第一部分：了解版图
PMOS版图
第二部分：版图设计基础
2.1 器件
反向器
器件剖面图及俯视图
器件版 图
第二部分：版图设计基础
2.1 器件
2.1.1 MOS管 1)反向器
VDD
3u/0.18u
IN
OUT
1u/0.18u
2)NMOS，PMOS
3)金属连线
GND
4)关于Butting Contact部分
第二部分：版图设计基础
2）它需要设计者具有电路系统原理与工艺制造方面的基 本知识，设计出一套符合设计规则的“正确”版图也 许并不困难，但是设计出最大程度体现高性能、低功 耗、低成本、能实际可靠工作的芯片版图缺不是一朝 一夕能学会的本事。
第一部分：了解版图
3. 版图的工具：
– Cadence
Virtuoso Dracula Assura Diva
IC模拟版图设计
目录
第一部分：了解版图
1. 版图的定义 2. 版图的意义 3. 版图的工具 4. 版图的设计流程
第二部分：版图设计基础
1. 认识版图 2. 版图组成两大部件 3. 版图编辑器 4. 电路图编辑器 5. 了解工艺厂商
目录
第三部分：版图的准备
1. 必要文件 2. 设计规则 3. DRC文件 4. LVS文件
第二部分：版图设计基础
集成电路工艺基础及版图设计
它的阻碍效应就越明显，这是金属电阻随温度升高而变大的原因。
对于半导体，它不像金属那样有很多自由电子，它的电子基本都被束缚在
原子核上。所以它需要一定的温度或者光来激发，是它的电子获得足够的能量，
摆脱原子核的束缚，从而成为能够参与导电的粒子。所以温度升高，能够参与
导电的粒子就越多，电阻就越小。
1 引 言
晶圆尺寸和缩小芯片特征尺寸
12英寸晶圆所容裸芯片数是8英寸晶圆的
2．5倍，所以12英寸晶圆比8英寸晶圆节
省30％成本，采用12英寸晶圆的每个芯
片所耗能量、水量比8英寸少40％。
2002年12英寸晶圆制造设备量产，2008
年全球拥有85条12英寸晶圆生产线.
半导体产业向前发展的两大启动点:不断扩大
原子团和细菌，绝缘电阻率高达15 MΩ·cm以上的电子级纯水； 所使用
的各种气体也必须是高纯度的。
（3） 材料准备： 包括制备单晶、 切片、 磨片、 抛光等工序， 制成IC
生产所需要的单晶圆片。
集成电路 工艺
分类：
单片集成电路：硅平面工艺
薄膜集成电路：薄膜技术
厚膜集成电路：丝网印刷技术
单片集成电路工艺
集成电路的基础工艺技术是平面技术，首先将硅
表面氧化，然后根据各元器件图形在二氧化硅膜
上开设窗口，通过该窗口进行定域操作。多次实
施这种平面工艺，在硅片表面形成各种平面的元
器件以及互连。这种技术之 所以能实施的关键在
于：能比较容易地获得适应这些工艺的优质的二
氧化 硅膜，即可以在硅表面生成非常均匀的氧化
层而几乎不在晶格中产生应力。
行为仿真
否
是
综合、优化——网表
时序仿真
对于半导体，它不像金属那样有很多自由电子，它的电子基本都被束缚在
原子核上。所以它需要一定的温度或者光来激发，是它的电子获得足够的能量，
摆脱原子核的束缚，从而成为能够参与导电的粒子。所以温度升高，能够参与
导电的粒子就越多，电阻就越小。
1 引 言
晶圆尺寸和缩小芯片特征尺寸
12英寸晶圆所容裸芯片数是8英寸晶圆的
2．5倍，所以12英寸晶圆比8英寸晶圆节
省30％成本，采用12英寸晶圆的每个芯
片所耗能量、水量比8英寸少40％。
2002年12英寸晶圆制造设备量产，2008
年全球拥有85条12英寸晶圆生产线.
半导体产业向前发展的两大启动点:不断扩大
原子团和细菌，绝缘电阻率高达15 MΩ·cm以上的电子级纯水； 所使用
的各种气体也必须是高纯度的。
（3） 材料准备： 包括制备单晶、 切片、 磨片、 抛光等工序， 制成IC
生产所需要的单晶圆片。
集成电路 工艺
分类：
单片集成电路：硅平面工艺
薄膜集成电路：薄膜技术
厚膜集成电路：丝网印刷技术
单片集成电路工艺
集成电路的基础工艺技术是平面技术，首先将硅
表面氧化，然后根据各元器件图形在二氧化硅膜
上开设窗口，通过该窗口进行定域操作。多次实
施这种平面工艺，在硅片表面形成各种平面的元
器件以及互连。这种技术之 所以能实施的关键在
于：能比较容易地获得适应这些工艺的优质的二
氧化 硅膜，即可以在硅表面生成非常均匀的氧化
层而几乎不在晶格中产生应力。
行为仿真
否
是
综合、优化——网表
时序仿真
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的基极电位相同，它们可以放在同一个隔离区内。
2015/8/4
韩
良
17
集成电路设计原理
电子科学与技术
3.2.1 隔离区划分原则
④电阻
多数电阻原则上都可以放在同一个隔离区内，
只要保证它们之间实现电隔离。
GND
VDD
2015/8/4
韩
良
18
集成电路设计原理
电子科学与技术
3.2.1 隔离区划分原则
⑤基区扩散电阻与晶体管
§3-1 版图设计规则
设计规则与厂家的技术水平和设备条
件密切相关，它不是正确与不正确实现集
成电路的严格界限，但是由于它包含了一
定的工艺容差，遵循它进行版图设计可以
保证集成电路高概率地正确实现。
2015/8/4
韩
良
2
集成电路设计原理
电子科学与技术
3.1.1 工艺层
集成电路版图是依
数据保存和处理时与图形的直观性
列方式（staggered）
2015/8/4 韩 良 23
集成电路设计原理
电子科学与技术
3.2.3 压焊点的排布
（2）排布顺序：
12
11
10
•由系统特定用途给定或用户给定：这种情况不能改
14 8 变压焊点的排列顺序，需要在单元布局时适当考虑与压焊
点间的便捷连接，减小连线面积和减小信号延迟和串扰。 7 1
的各种距离
集成电路设计原理
电子科学与技术
3.1.2 几何设计规则
（4）影响几何设计规则的因素 ①制版能力：制版设备、掩膜版质量、操作水平等
②光刻水平：光刻设备、光刻胶质量、操作水平等
③介质成分、厚度以及杂质分布均匀度等 ④掩膜对准容差：掩膜容差、光刻对准容差（多次性） ⑤横向扩散：与PN结深度有关 ，具有方向性 ⑥耗尽层宽度：与工作电压、杂质浓度有关
自身内边与边之间的距离。
最小宽度是指在保证质量的前提下工艺所能加工出的 图形最小宽度。 例如：发射区扩散最小宽度 隔离扩散区的最小宽度
N阱最小宽度
引线孔最小宽度
2015/8/4 韩 良 5
N+有源区最小宽度
金属最小宽度等。
集成电路设计原理
电子科学与技术
3.1.2 几何设计规则
（3）几何图形的最小间距 最小间距是指在保证质量的前提下工艺所能加工出的
a)分离距离
•N+埋层与隔离的间距 •基区与隔离的间距 •多晶与有源区的间距
b)包含距离
•基区包含发射区的间距
c)交叠距离
•高阻离子注入与高参
•发射区包含引线孔的间距 杂端头交叠的距离 •多晶栅与有源区交叠 •金属包含引线孔的间距 •N阱包含有源区的间距等
7
•有源区与N阱的间距等
2015/8/4 韩 良
7-E
PO
P+
PO
D N+
7-E
5-W 3-W 4-S3
J
1-W 7-W
CO
PCE
7-S2
G PP
5-E 5-E
4-S3 4-W
4-S3
NW
1-W 4-S2
2-W
A B
2-W
Psub
C
电子科学与技术
埋层 N-BL
隔离 P+
基区 P
发射区 N+
引线孔 contact
金属线 metal
钝化孔 pad
A
NW
（颜色、线形、填充）无关 序 号 1 2 3 4 5 6 7
3
照一定工艺层绘制的，
工艺层通常是设计者为 了方便版图绘制和验证
工艺层 埋层 N阱 隔离岛 有源区 基区 Pplus 发射区 多晶 引线孔 金属 压焊点 I/O区
而定义的抽象工艺层，
与芯片制造时用的光刻 掩膜不是一一对应，但
是可以说它是电路转换
译码 地址寄存器 控制 存储阵列
其它控制电路
寄存器组
局设计。 布局。 层布局-自下而上版图设计的设计方法。
2015/8/4 韩 良 27
加法 控制
地址加法器
•最后从最小的子单元开始设计，这就是自上而下分
集成电路设计原理
电子科学与技术
3.2.5 布线层
•金属层的寄生电阻、寄生电容最小，是布线的主体。
2015/8/4 韩 良 14
集成电路设计原理
电子科学与技术
3.2.1 隔离区划分原则
①NPN管 集电极电位不相同的NPN晶体管必须放在不同 的隔离区，而集电极电位相同的NPN晶体管可以放
在同一个隔离区内。
C B
T1
T2
E
2015/8/4
韩
良
15
集成电路设计原理
电子科学与技术
3.2.1 隔离区划分原则
（1） 主、次要单元的区分 •看它们对整体电路性能的影响程度，如噪声、 速度、对称性、热场分布等等。 •看它们对整体电路的版图面积、版图布局 的影响程度。 •主、次要单元具有一定的相对性。
2015/8/4
韩
良
25
集成电路设计原理
电子科学与技术
3.2.4 整体布局
（2）整体结构布局
控制电路 数据 输出 ROM PLA输入/ALU •首先考虑主要单元的位置， 电路
韩
PO
4-S3
PO
PO
D2
良
7-S2 6-W 6-S
B
4-W
P+
N+
PS1 OD
C PS2 PC B
6-E 6-E 3-S1
F
4-W
D G
E
5-E
F G
2-W 7-S1
B
P+
6-S 6-W
N+
5-E 2-S
2-S
C
P-sub
集成电路设计原理
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C
2-W
A
N+
N+
6-W
E B
C
6-W
I
5-W 3-S1
DCE
⑦可靠性的余度：包括其它未考虑因素
2015/8/4
韩
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(5) 几 何 设 计 规 则 图 示
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J PO
6-S 3-S2
H
N+/P+
A N+
4-E
3-S2
(OD) P+
E I P+
5-W 7-S2 4-S3 5-E 4-S1 5-E
4-E
DC
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C
D2
N-Well
3.1.2 几何设计规则
成芯片时所必需的光刻 掩膜图形的抽象定义。
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字符定 图层 义 标识 NB Nwell Island Active PB PP NE Poly Contact Metal PAD IOA
集成电路设计原理
电子科学与技术
3.1.2 几何设计规则
（1）几何设计规则的种类 m规则：以m为单位的设 计规则是一种绝对单位，适 合于一种特定工艺。 规则：以为单位的设计规 则是一种相对单位，是基于 等比例缩小原理提出的，适
PM3、PM4的衬底接A节点，
因此 PM1 ~ PM4 不能同阱，
而PM1和PM2可以同阱， PM3和PM4可以同阱.
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NM1
2015/8/4
韩
良
集成电路设计原理
电子科学与技术
•原则上所有PMOS（NMOS）管可以放在同一个N （P）阱中。但是，通常根据布局布线的需要可以灵 活划分多个N阱，避免同类器件过于集中影响布线。
电子科学与技术
§3-2 版图布局布线
集成电路版图布局设计是在器件以及
单元电路版图设计完成后，解决电路中每
个器件或单元在整体版图中的位置，压焊
点的分布，电源线、地线以及主要信号线
走向等。
2015/8/4
韩
良
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集成电路设计原理
电子科学与技术
3.2.1 隔离区划分原则
双极型集成电路版图（芯片）中分成若干个隔离区 （岛），岛与岛之间是电隔离的，器件设计在隔离岛中， 因此器件间实现了电隔离。 实际设计中并不是所有器件都要单独占据一个隔离 区（岛），因为有些器件是可以共享同一个隔离区的。 是否可以共享同一个隔离区关键是看器件所处的外 延层区域是否可以共享。 多个器件共享一个隔离区，会有效地减小芯片面积。 但是，有时为了布局布线的便捷性，也可以将可以共享 同一个隔离区的器件分放在不同的隔离区中。
电源/地线和主要信号线原则上应采用金属层 •多晶硅层的寄生电阻较大，寄生电容也比金属的大， 一般作为MOS管的栅极和较短的布线。 •扩散层的寄生电阻、寄生电容都较大，而且有PN 结漏电，会增加电路功耗。所以很少用扩散区布线， 一般是相邻扩散区之间的自连接。
2015/8/4
韩
良
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集成电路设计原理
电子科学与技术
3.2.2 阱区划分原则
以N阱CMOS集成电路为例： •原则上所有衬底电位相同的PMOS管都可以放在 同一个N阱内，衬底电位不相同的PMOS管不能放 在同一个N阱内。
Vcc
PM1、PM2的衬底接电源，
PM1 I1 A PM3 PM4 NM2 NM3 PM2 I2 OUT
•对准标志、划片间距、芯片边缘等特定单元要求。
2015/8/4 韩 良 11
集成电路设计原理
电子科学与技术
3-1 思考题
1. 集成电路版图设计为什么非常重要？ 2.版图设计规则包含哪些内容？ 3.几何设计规则与哪些因素有关？ 4ቤተ መጻሕፍቲ ባይዱ版图设计中的工艺层与掩模版有什么 关系？