第2节 8086总线的工作周期

微机原理第2章8086/8088系统结构8086/8088 的工作时序1. 时钟周期、总线周期、指令周期微机原理时钟周期：是CPU的基本时间单位，记为T，其值为计算机主频的倒数。

微机原理时钟周期：是CPU 的基本时间单位，记为T ，其值为计算机主频的倒数。

总线周期：CPU 通过总线对存储器或I/O 进行1次访问所需要的时间。

它至少包含4个T ，记为T 1,T 2,T 3,T 4.1. 时钟周期、总线周期、指令周期1. 时钟周期、总线周期、指令周期微机原理的时间，它包含一个或多个总线周期。

常采用MIPS（Million Instructions Per Second）作单位。

微机原理(1) 8086读总线周期T 1T 2T3T 4一个总线周期CLK A 19~A 16S 6~S 3A 19/S 6 ~ A 16/S 3DATA INAD 15 ~ AD 0ALE 低=I/O ，高=MM/IORD DT/R DENA 15~A 02. 读/写工作时序微机原理(2) 8086写总线周期T 1T 2T 3T 4一个总线周期CLK A 19 ~ A 16S 6 ~ S 3A 19/S 6 ~ A 16/S 3DATA OUTAD 15 ~ AD 0ALE 高=I/O ，低=MM/IOWRDT/R DENA 15~A 0微机原理(3)8086具有等待状态的读总线周期T 1T 2T 3T W 一个总线周期CLK A 19~A 16A 19/S 6 ~ A 16/S 3DATA INAD 15 ~ AD 0ALE 低=I/O ，高=MM/IORD DT/RDEN A 15~A 0T 4READYWAITREADYS 6~S 3微机原理(4) 8088读总线周期T 1T 2T 3T 4一个总线周期CLK A 19~A 16S 6~S 3A 19/S 6 ~ A 16/S 3DATA INAD 7 ~ AD 0ALE 高=I/O ，低=MIO/MRD DT/R DENA 7~A 0A 15 ~ A 8A 15~A 8微机原理例1:在8088 CPU 中对存储器进行读操作时,CPU 引脚的IO/M 、RD 、WR 、DT/R 的输出电平分别是什么？例2:在若在1个总线周期中，插入了3个T W ，请问在该总线周期中对READY 信号进行了几次采样？低电平低电平高电平低电平4微机原理下次课见。

（Input and Output/Memory） ➢I/O或存储器访问，输出、三态 ➢该引脚输出高电平时，表示CPU将访问I/O端口，这时地址 总线A15 ~ A0提供16位I/O口地址 ➢该引脚输出低电平时，表示CPU将访问存储器，这时地址 总线A19 ~ A0提供20位存储器地址
READY
RESET
GND A14 A13 A12 A11 A10 A9 A8 AD7 AD6 AD5 AD4 AD3 AD2 AD1 AD0 NMI
INTR CLK GND
8088
1
40
2
39
3
38
4
37
5
36
6
35
7
34
8
33
9
32
10
31
11
30
12
29
13
28
14
27
15
26
16
25
17
24
状态Ti
总线操作与时序
➢ 时序（Timing）是指信号高低电平（有效或无效）变化及 相互间的时间顺序关系
➢ 总线时序描述CPU引脚如何实现总线操作
5.1 时钟周期、总线周期和指令周期
描述总线操作的CPU时序有三级 ◦ 指令周期 → 总线周期 → 时钟周期 指令周期（Instruction Cycle） 1、 8086CPU执行一条指令所需要的时间称为指令周期 （Instruction Cycle） 。 2、一个指令周期由一个或若干个总线周期组成，不同指令 的指令周期不是等长的，最短为一个总线周期，长的指令周 期，如乘法指令周期，长达124个时钟周期。
地址总线
数据总线
数据总线
控制总线

除了74LS373，还有74LS273、74LS374等
应用例子：发光二极管接口
+5V
D0～D7 A0～A15
IOW
20:49
D｜0 Q0
1
R
D7
...
...
...
...
译
码
CP
器
R
Q7
1
74LS273
12
§2-4 8086的工作模式和总线操作
3、时钟发生器8284A
产生CLK信号，作为8086CPU的内部和外部的时间基准信号 提供系统时钟（CLK）、READY同步和RESET同步信号
第二章 8086 CPU
内容提要
引言 8086 CPU的内部结构 8086/8088 CPU的引脚功能 8086的存储器组织 8086的工作模式和总线操作
20:49
2
§2-4 8086的工作模式和总线操作
1、电源要求
8086/8088微处理器都是用+5.0V电源电压，其允许偏差为±10%。
OE
地址总线
存储器
I/O芯片
20:49
T 74LS245 /8286/82 87
OE
数据总线
15
§2-4 8086的工作模式和总线操作
2.4.3 总线操作时序
相关概念介绍
➢时钟周期
➢总线周期
➢指令周期
➢时序 ➢时序图
时序就是指系统中各总线信号（即地址、 数据和控制信号）产生的先后次序。
20:49
16
在8086/8088CPU中，一个总线周期至少包括4个时钟周期。
1~2个
若干个
T1 T2 T3 T4 Ti Ti T1 T2 T3 Tw Tw Tw T4 Ti Ti

控制 电路
局部总线 接口
SYSB/RESB
1
20
2
19
3
18
4
17
5
8289 16
6
15
7
14
8
13
9
12
10
11
INIT
BCLK BREQ BPRN BPRO BUSY CBRQ
总线仲裁 信号
AEN
V CC S1 S0 CLK
LOCK
CRQLCK ANYRQST
AEN CBRQ BUSY
2021/8/17
DEN CEN
INTA IORC AIOWC IOWC
2021/8/17
23
2．总线仲裁控制器8289
仲裁电路
状态
S2
信号
S1
S0
状态 译码器
多路总线 接口
控制 输入
LOCK CLK
CRQLCK
RESB ANYRQST
IOB
S2 IOB
RESB BCLK INIT BREQ BPRO BPRN
GND
数据总线
2021/8/17
S0
S1
S2
INTR R Q / G T0
R Q / G T1
8288 总线控制器
IN T A
8259A 及有关电路
控制总线 中 断 请 求
22
1．总线控制器8288
状态
S2
信号
S1
S0
状态 译码器
控制 输入
CLK
AEN CEN IOB
控制 电路
命令 信号 发生器
控制信号 发生器
2.3.1 最小模式和最大模式的概念

8086CPU系统、总线操作和时序8086CPU系统、总线操作和时序第⼀节 8086的引脚信号与功能回顾：8086/8088微型计算机的组成、结构及微机系统的⼯作过程，微机系统的存储器组织及相关概念。

本讲重点：8086/8088CPU的两种⼯作模式，8086/8088CPU的外部结构，即引脚信号及其功能。

讲授内容：⼀、 8086/8088微处理器⼯作模式及外部结构1．8086/8088CPU的两种⼯作模式为了适应各种使⽤场合，在设计8088/8086CPU芯⽚时，就考虑了其应能够使它⼯作在两种模式下，即最⼩模式与最⼤模式。

所谓最⼩模式，就是系统中只有⼀个8088/8086微处理器，在这种情况下，所有的总线控制信号，都是直接由8088/8086CPU 产⽣的，系统中的总线控制逻辑电路被减到最少，该模式适⽤于规模较⼩的微机应⽤系统。

最⼤模式是相对于最⼩模式⽽⾔的，最⼤模式⽤在中、⼤规模的微机应⽤系统中，在最⼤模式下，系统中⾄少包含两个微处理器，其中⼀个为主处理器，即8086/8086CPU，其它的微处理器称之为协处理器，它们是协助主处理器⼯作的。

与8088/8086CPU配合⼯作的协处理器有两类，⼀类是数值协处理器8087 另⼀类是输⼊/输出协处理器8089。

8087是⼀种专⽤于数值运算的协处理器，它能实现多种类型的数值运算，如⾼精度的整型和浮点型数值运算，超越函数（三⾓函数、对数函数）的计算等，这些运算若⽤软件的⽅法来实现，将耗费⼤量的机器时间。

换句话说，引⼊了8087协处理器，就是把软件功能硬件化，可以⼤⼤提⾼主处理器的运⾏速度。

8089协处理器，在原理上有点像带有两个DMA通道的处理器，它有⼀套专门⽤于输⼊/输出操作的指令系统，但是8089⼜和DMA控制器不同，它可以直接为输⼊/输出设备服务，使主处理器不再承担这类⼯作。

所以，在系统中增加8089协处理器之后，会明显提⾼主处理器的效率，尤其是在输⼊/输出操作⽐较频繁的系统中。

17
2. 总线接口部件 BIU 负责CPU与存储器、I/O设备之间传送数据、地址、 状态及控制信息。 组成：
● 4个段地址寄存器（CS、DS、ES、SS） ● 16位的指令指针寄存器IP(Instruction Pointer) ● 20位的地址加法器 ● 6字节的指令队列缓冲器 ● 总线控制逻辑
注意：一个存储单元的物理地址是惟一的，而它对应 的逻辑地址是不惟一的。
30
（3）指令指针寄存器IP—— 16位
功能：用来存放将要执行的下一条指令在代码段中的 偏移地址。在程序运行过程中，BIU自动修改 IP中的内容，使它始终指向将要执行的下一条 指令。
注意：程序不能直接访问IP，但是可通过某些指令修 改IP的内容。例如, 执行转移指令时，会将转 移的目标地址送入IP中，以实现程序的转移。
19
在8086存储空间中，把16字节的存储空间称作一内存节 (paragraph)。要求各个逻辑段从节的整数边界开始，即段 首地址低4位应该是“0”，把段首地址的高16位存放在段寄 存器DS或CS或SS或ES中。
00000H 00010H 00020H …… FFFF0H
20
允许段在整个存储空间浮动，即段与段之间可以 部分重叠、完全重叠、连续排列。在整个存储空间中 可设置若干个逻辑段。
地址指针自动增量；DF=1，表示地址指针自动减量。DF 可通过STD指令置位，也可通过CLD指令复位。
● IF（Interrupt Flag） 中断允许标志位 ----- 用于控制CPU是否允许响应可屏蔽中断请求。 IF=1，表示允许CPU响应可屏蔽中断请求。 IF=0， 表示禁止CPU响应可屏蔽中断请求。 IF可通过STI指令置 位（置1），也可通过CLI指令复位（清零）。

8086有3个空闲周期，8088中无
T1
T2
T3
T4
Ti
Ti
Ti
T1
T2
T3
T4
CLK
ALE
INTA AD7-AD0
中断类型码
4．总线响应周期 当系统中有其它的总线主设备请求总线控制时， CPU进入
总线响应周期。
CLK HOLD
T1或T4下降沿
...
...
...
HLDA
... ...
...
数据、地址总线
... AD15-0、A9-16、S6-3
... 8086使用总线
...
... 3）8087，8089使用总线
5）8086重新控制总线
课后作业： 2.4 2.14 2.19 2.20 2.21
READY RDY2
5 6
READY，当外部器件准备好后向CPU AEN2 7
发出就绪信号。
CLK 8 GND 9
8284A
18 VCC 17 X1 16 X2 15 ASYNC
14 EFI 13 E/C 12 OSC 11 RES 10 RESET
（2）地址锁存电路
8086为了实现AD0-15引脚的复用功能，须 使用地址锁存电路。
I/O
I/O 设备
系 统
控制器产生。
CPU 245
（3）用于构成多处理机和
总
DB 线
数学协处理器大型系统。
8288
CB
2.4 8086微处理器的基本工作时序
2.4.1 时钟周期、总线周期和指令周期
时钟周期 T：CPU工作的时间脉冲。由时钟发生电路提供，每个时间脉冲 的间隔时间为时钟周期。 总线周期： 每4个时钟周期完成一次总线操作，即一个操作数的读/写操 作，称为总线周期。

如果在一个总线周期后不立即执行下一个总线周期 即总线上无数据传输操作 系统总线处于空闲状态，则执行空闲周期T 系统总线处于空闲状态，则执行空闲周期 i 空闲周期 Ti也以时钟周期 为单位 也以时钟周期T为单位 两个总线周期之间插入几个Ti与 两个总线周期之间插入几个 与8086CPU执行的指令有关 执行的指令有关 如8086执行一条乘法指令时，需要 执行一条乘法指令时， 执行一条乘法指令时 需要124个T周期 个 周期 而其间使用总线的时间极少，大部分时间用于 而其间使用总线的时间极少，大部分时间用于CPU内部运算 内部运算 故指令周期中插入的T 多达100多个 故指令周期中插入的 i多达 多个
一个总线周期完成一次数据传送，至少包含两个过程： 一个总线周期完成一次数据传送，至少包含两个过程： （1）传送地址 ） （2）传送数据 ） CPU在T1周期将要访问的存储器或 端口的地址送上总线 将要访问的存储器或I/O端口的 在 周期将要访问的存储器或 端口的地址送上总线 周期通过总线 通过总线传送数据 在T2～T4周期通过总线传送数据 即数据传送必须在T 即数据传送必须在 2～T4这3个周期内完成 个周期内完成 否则在T 过后CPU将开始下一个总线周期。 将开始下一个总线周期。 否则在 4过后 将开始下一个总线周期 如果存储器或外设由于本身速度或其他原因，无法在3个 周期中 如果存储器或外设由于本身速度或其他原因，无法在 个T周期中 完成与CPU的数据交换，则 的数据交换， 完成与 的数据交换 发出请求延长总线周期的低电平信号到CPU的READY引脚 的 发出请求延长总线周期的低电平信号到 引脚 CPU检测到 检测到READY为低时，就在 3与T4之间插入等待周期 TW 为低时， 之间插入等待周期 检测到 为低时 就在T 插入T 插入 W的个数与外设请求信号的持续时间长短有关 通过插入T 周期，以降低系统的速度为代价，实现了高速CPU 通过插入 W周期，以降低系统的速度为代价，实现了高速 与低速的存储器或外设同步工作。 与低速的存储器或外设同步工作。

DQ
CLK
DO0
STB接8086CPU的
DI1
DO1
ALE引脚，利用
DI2
DO2
ALE的下降沿锁存
DI3
DO3
地址和BHE信号。
DI4
DO4
DI5
DO5
OE为三态门的开启
DI6
DO6
信号。
DI7
DO7
STB
OE
8282内部逻辑图
5.1.2 最小方式下引脚定义和系统总线结构
三、 8282、8286和8284A A0 B0 2．总线收发器8286
第五章 8086CPU总线结构和时序
5.1 8086系统总线结构 5.2 8086系统总线时序
5.1 8086系统总线结构
两级总线：微处理器级总线——CPU的输入输出引脚； 系统级总线——CPU通过微处理器级总线和其它逻辑电 路连接组成主机板系统，形成系统级总线。
总线控制逻辑：微处理器级总线和系统级总线之间的接 口逻辑电路。
TEST
READY
RESET
5.1.1 两种工作方式下的公用引脚
公用控制总线
（1）MN/MX（输入）：工 作方式设置引脚。
（2）RD（输出）：读控制 输出信号，低电平有效。
（3）NMI（输入）：非可 屏蔽中断请求信号，上升沿 有效。
（4）INTR（输入）：可屏 蔽中断请求信号，高电平有 效。IF=1，允许；IF=0，屏 蔽。
3片8282锁存20位地址信息和BHE ，2片8286作为16位数据收发器。
VCC
MN/MX
VCC
RD
8284
RES
CLK READY
RESET
WR

中断响应周期
中断响应周期
二、最小方式系统总线周期 总线保持请求和总线授予时序
当系统中CPU之外的总线主设备需要占用总线时，向CPU 之外的总线主设备需要占用总线时， 当系统中 之外的总线主设备需要占用总线时 发出一个总线保持请求信号HOLD，该信号可能与时钟信号不 发出一个总线保持请求信号 ， 同步。 到该信号时， 同步。CPU在每个时钟周期的上升沿检测到该信号时，在当前 在每个时钟周期的上升沿检测到该信号时 发出HLDA 总线周期的T4后或下一个总线周期的 后或下一个总线周期的T1后 发出 总线周期的 后或下一个总线周期的 后 ， CPU发出 信号，并让出总线。 信号，并让出总线。
二、最小方式系统总线周期
读周期
8086最小方式系统读总线周期时序图
二、最小方式系统读写时序
写周期
8086最小方式系统写总线时序图
二、最小方式系统总线周期
CPU中止现行程序 从CPU中止现行程序 转中断服务程序这 一过程, 一过程,用两个总线 周期。 周期。 第一个响应周期 ： AD15 AD0 /S7 15使AD15-AD0、/S7、 19/S /S6 16/S 悬空。 /S3 A19/S6-A16/S3悬空。 第二个响应周期 ： 外设向数据总线上 输送一个字节的中 断类型号。 断类型号。 每一响应周期的T 每一响应周期的 T1 状态输出一个高电 平脉冲， 平脉冲 ， 作为地址 锁存信号。 锁存信号。
5.2 8086系统总线时序 8086系统总线时序
一、基本概念
指令周期：执行一条指令所需要的时间， 指令周期：执行一条指令所需要的时间，有若干总线周期 组成。 组成。 总线周期（机器周期） CPU进行一次数据传输所需的时间。 总线周期（机器周期）：CPU进行一次数据传输所需的时间。 进行一次数据传输所需的时间 状态。 一个总线周期至少包括 4个T状态。 状态（时钟周期） CPU处理动作的最小单位位时间 处理动作的最小单位位时间。 T状态（时钟周期）：CPU处理动作的最小单位位时间。就 是时钟信号CLK的周期。 CLK的周期 是时钟信号CLK的周期。

第3章 80x86微处理器
3.2.3 8086微处理器的总线时序 1. 总线时序
⑴ 指令周期
每条指令的执行由取指令、译码和执行 等操作组成，执行一条指令所需要的时间 称为指令周期(Instruction Cycle)，不同 指令的指令周期是不等长的，一个指令周 期由一个或若干个总线周期组成。
1
第3章 80x86微处理器
– 4个时钟周期编号为T1、T2、T3和T4 – 总线周期中的时钟周期也被称作“T状态” – 时钟周期的时间长度就是时钟频率的倒数
• 当需要延长总线周期时插入等待状态Tw • CPU进行内部操作，没有对外操作时，其引脚就处
于空闲状态Ti
12
第3章 80x86微处理器
第3章：3.2 8088的总线时序（续3）
(c)
3
第3章 80x86微处理器
⑴ 总线读操作时序
当8086 CPU 进行存储器或I/O端口读操作 时，总线进入读周期。基本的读周期由4个时 钟周期组成:T1、T2、T3和T4。CPU在T3到T4之间 从总线上接收数据。当所选中的存储器和外设 的存取速度较慢时，则在T3和T4之间将插入1个 或几个等待周期TW。图3.3是8086最小方式下的 总线读操作时序图。下面对图中表示的读操作 时序进行说明。
⑵ 总线周期
8086CPU与外部交换信息总是通过总线进行的 。CPU的每一个这种信息输入、输出过程所需要 的时间称为总线周期(BusCycle)，一般一个总线 周期由四个时钟周期组成。
⑶ 时钟周期
时钟脉冲的重复周期称为时钟周期 (Clock Cycle)。时钟周期是CPU的时间基准，由计算机 的主频决定。如8086的主频为5MHz，1个时钟周 期就是200ns。
11

第5章
8086的总线操作
2. 最小模式下的引脚功能
⑴ INTA （Interrupt Acknowledge，输出） CPU向外输出的中断响应信号，用于对外部中断源发出的 中断请求的响应，中断响应周期由两个连续的总线周期组成 INTA 均为有效（低电平 ，在每个响应周期的T2，T3和TW状态， ），在第二个中断响应周期，外设端口往数据总线上发送中 断类型号，CPU根据中断向量而转向中断处理程序。 ⑵ ALE（Address Lock Enable，输出） 地址锁存允许信号，高电平有效。在总线周期的T1状态， 当 地 址 / 数 据 复 用 线 AD15～AD0 和 地 址 / 状 态 复 用 线 A19/S6～ A16/S3上出现地址信号时，CPU提供ALE有效电平，将地址信息 锁存到地址锁存器中。 ALE下降沿锁存地址。
第5章
8086的总线操作
⑶ DEN （Data Enable，输出，三态） 数据允许信号，在使用8286或74LS245数据收发器的最小模式 系统中，在存储器访问周期，I/O访问周期或中断响应周期，此 信号有效，用来作为8286或74LS245数据收发器的输出允许信号 ，即允许收发器和系统数据总线进行数据传送。T2～T4有效。 在DMA方式时，此线被浮置为高阻。 ⑷ DT/ R（Data Transmit/Receive，输出，三态） 数据发送/接收控制信号。在使用8286或74LS245数据收发器 的最小模式系统中，用DT/R 来控制数据传送方向。DT/ R 为低电 平，进行数据接收（CPU读），即收发器把系统数据总线上的数 据读进来。 当CPU处在DMA方式时，此线浮空。
第5章
8086的总线操作
⑼ RESET（输入） 复位信号，高电平有效。复位时该信号要求维持高电平至 少4个时钟周期，若是初次加电，则高电平信号至少要保持 50μ s。复位信号的到来，将立即结束CPU的当前操作，内部寄 存器恢复到初始状态，如表所示。 当RESET信号从高电平回到低电平时，即复位后进入重新启 动时，便执行从内存FFFF0H处开始的指令，通常在FFFF0H存放 一条无条件转移指令，转移到系统程序的实际入口处。这样只 要系统被复位启动，就自动进入系统程序。

8086/8088 的基本总线周期需要 4 个时钟周 期，4个时钟周期编号为T1、T2、T3和T4。
总线周期
T1 T2 T3 T4 T1
总线周期
T2 T3 T4
CLK
地址/数据 总线 地址 缓冲 数据 地址 缓冲 数据
典型的8086总线周期波形图
插入等待状态Tw

演示

当需要延长总线周期时需要插入等待状态Tw。 同步时序通过插入等待状态，来使速度差别较 大的两部分保持同步。 在读写总线周期中，判断是否插入Tw
VCC
X1
X2 ASYNC
8284A
4 5
15 14
EFI
6
7 8 9
13
12 11 10
F/C
OSC RES RESET
CLK
GND
8284A的引脚

总线周期是指 CPU 通过 BIU 与外部存储器或 I/O 端口进行一次数据交换的过程所需的时间。总线 周期由若干时钟周期组成，并且有不同类型。

2.2 8086/8088的总线周期
时序（ Timing ）是指信号高低电平（有效或 无效）变化及相互间的时间顺序关系。 时钟周期也被称作“T状态”，时钟周期的时 间长度就是时钟频率的倒数。


8284A时钟信号发生器
CSYNC PCLK AEN1 RDY1 READY RDY2 AEN2ห้องสมุดไป่ตู้1 2 3 18 17 16
1. 在T3的前沿检测READY引脚是否有效； 2. 如果READY 无效，在T3和 T4 之间插入一个等效于T3 的Tw ，转1； 3. 如果READY有效，执行完该T状态，进入T4状态。

S2
0
S1
0
S0
0
8086的总线周期 中断响应
8288的输出命令
INTA IORC IOWC、 AIOWC
0
0 0 1 1
0
1 1 0 0
1
0 1 0 1
读I/O端口
写I/O端口 暂停 取指 读存储器(数据)
/
MRDC MRDC MWTC、 AMWC
1
1
1
1
0
1
写存储器
无效(无总线周期)
/
最大工作方式下的引脚功能

TEST(Test)测试输入信号（低电平有效）


与工作方式无关的引脚功能

INTR(Interrupt Request)可屏蔽中断请求信号 的输入端（高电平有效）


CPU在每条指令的最后一个时钟周期检测此引脚信 号． 若为高电平，表示Ｉ／Ｏ设备向CPU申请中断．如 果此时CPU允许中断， CPU就会在结束当指令后， 响应中断请求，进入可屏蔽中断的处理程序．
与工作方式无关的引脚功能

CLK(Clock)时钟输入端


时钟信号，它为CPU和总线控制电路提供基准时 钟． 8086/8088要求时钟信号的占空比为３３％为最佳 状态．即1/3周期高电平，2/3周期的低电平． 用时钟发生器8284芯片来产生时钟信号，经CLK端 输入到CPU中作为定时脉冲信号．



RQ/GT1、RQ/GT0(Request/Grant)总线请求信 号输入／总线访问请求允许信号输出（双向、 低电平有效） LOCK(Lock)总线封锁信号（输出、三态、低电 平有效） QS1、QS0(Instruction Queue Status)指令队列 信号（输出）

8086CPU总线读周期中的工作时序篇一：8086cpu的基本总线周期中各个t状态的作用是什么1处理器总线时序与系统总线。

8086／8088CPU外部引脚信号；8086／8085.18086/8088CPU有40条引脚，请按功能对它们进行分类？【答】按功能可分为:地址总线:AD0～AD15,A16～A19,ALE,BHE;数据总线:AD0～AD15,DEN,DT/R;控制总线:M/IO,WR,RD,HOLD,HLDA,INTR,INTA,READY,RESET.5.28086/8088有两种工作方式，它们是通过什么方法来实现？在最大方式下其控制信号怎样产生？【答】MN/M某引脚接至电源(+5V),则8086CPU处在最小组态（模式）;MN/M某引脚接地,则8086CPU处在最大组态（模式）。

在最大模式下，需要用外加电路来对CPU发出的控制信号进行变换和组合，以得到对存储器和I/O端口的读/写信号和对锁存器8282及对总线收发器8286的控制信号。

5.38086／8088CPU的地址总线有多少位？其寻址范围是多少？【答】8086/8088CPU的地址总线均为20位,.8086/8088CPU的寻址范围为1MB;5.4在8086／8088CPU工作在最小模式时，（l）当CPU访问存储器时，要利用哪些信号？（2）当CPU访问外设接口时，要利用哪些信号？（3）当HOLD有效并得到响应时，CPU的哪些信号置高阻？【答】（1）当CPU访问存储器时,要利用ALE(地址锁存允许信号输出)，(数据允许信号)，(数据收发信号)，(存储器/输入输出控制信号输出)，（读信号输出），(写信号输出)，(高8位数据总线充许)，NMI(非屏蔽中断输入引腿)。

（2）当CPU访问外设接口时,要利用当CPU访问存储器时,ALE(地址锁存允许信号输出)，(数据允许信号)(数据收发信号)，(存储器/输入输出控制信号输出)，（读信号输出），写信号输出，高8位数据总线充许，(中断响应信号输出)。

•若存储器或I/O端口已做好发送数据准备，则在T3状 态期间将数据放到数据总线上，在T3结束时，CPU从 AD15-AD0上读取数据。
（4）TW状态 •在T3状态，存储器或外设没有准备好数据， READY=0，则CPU在T3和T4之间插入一或多个TW 状态，直到READY=1为止。 •TW状态时总线的动作与T3时相同。 （5）T4状态 CPU对数据总线进行采样，读出数据。
高阻状态
/LOCK、/RD、/INTA：
ALE、HLDA、QS0、QS1： 低电平
/RQ//GT04状态 数据从数据总线撤除，各种控制信号和状态信号无效， CPU完成了写操作。
T1
T2
T3、TW T4
CLK
M//IO
A19/S6-A16/S3 /BHE/S7
A19-A16 /BHE
S7-S3
ALE READY AD15-AD0 /WR
地址输出
数据输出
DT//R
/DEN
CPU往存储器或I/O端口写数据的时序
•M//IO信号：对存储器写还是对I/O设备中写数据；
•AD15-AD0、A19/S7-A16/S3：确定20位地址； •/BHE：选择奇地址存储体选择。 •ALE：地址锁存信号，以使地址/数据线分开。
•DT//R：为高电平，指示收发器8286发送数据，写操作。
（2）T2状态
•A19/S6-A16/S3：出现S6-S3状态信号。决定段寄存器、 IF状态、8086CPU是否连在总线上。
AD15-AD0：发出16位数据。 •/WR：低电平，开始进行写操作。
•/DEN：低电平，启动8268，准备发送数据。
（3）T3状态 •若存储器或I/O端口已做好接收数据准备，则在T3状 态期间将数据放到数据总线上，在T3结束时，CPU 将AD15-AD0上数据写入到存储器或I/O设备中。 （4）TW状态 •在T3状态，存储器或外设没有准备好接收数据，使 READY=0，则CPU在T3和T4之间插入一个或几个 TW状态，直到READY=1。

习题、作业
讲解课后的问答题。 作业：计算题。
8086CPU的引脚特征 8086CPU的引脚特征
3.
•
• •
•
控制总线 M/ IO 中断响应信号(输出，三态) 用来表示CPU是访问存储器还是访问I/O设备，为高表示访问存储器，为低 表示访问I/O设备。 WR 控制信号(输出，三态) 低电平有效，表示CPU正在对存储器或I/O设备进行写操作。 HOLD总线保持请求信号(输入) 高电平有效。当CPU收到总线请求部件(协处理器、DMA控制器等)的HOLD 信号时，如果CPU允许让出总线，就在当前总线周期的T4状态时，使得 HLDA输出高电平作为响应信号，且同时使地址/数据总线和具有三态功能 的控制总线“悬空”。总线请求部件收到HLDA后，获得总线控制权，从这 时开始，HOLD和HLDA都保持高电平。当请求部件完成对总线的占用之后， 就把HOLD信号变成低电平，使其无效，CPU收到后也将HLDA变成低电平， 从而恢复到原先的CPU对总线占有的状态。 HLDA总线保持响应信号(输出) 高电平有效。当总线请求部件占用总线时，CPU处于“保持响应”的状态。
8086总线周期 8086总线周期
• 每个总线周期至少由4个时钟周期组成：T1、T2、T3、
T4。时钟周期由CPU主频决定。 • T1状态，CPU发送存储器或I/O设备的地址。 写数据时，T2、T3、T4状态，CPU发送数据; 读数据时，T3、T4状态，CPU接收到数据。 T2状态时，总线浮空，允许CPU有个缓冲时间。 • 空闲状态TI (Idle State) 在两个总线周期之间，存在着BIU不执行任何操作的 时钟周期，这些不起作用的时钟周期就是空闲状态TI。 • 等待状态TW(Wait State) CPU对慢速的外设通过READY进行查询方式访问， 在总线周期的T3和T4之间插入TW，用来使CPU等待。 等待状态期间，总线上的信号保持T3状态时的不变。