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第5节8086微处理器的时序

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第5讲、8086_8088微处理器引脚功能、总线结构和时序

第5讲、8086_8088微处理器引脚功能、总线结构和时序

第五讲8086/8088微处理器引脚功能、总线结构和时序第一节、8086/8088引脚信号和功能第二节、8086/8088最小模式和最大模式第三节、8086/8088主要操作第四节、8086存储器的分体结构第一节8086/8088引脚信号和功能一、8086/8088的两种工作模式二、8086/8088引脚信号和功能一、8086/8088的两种工作模式8086/8088CPU有两种模式：最小模式和最大模式。

y最小模式系统中只有8086/8088一个微处理器(单处理器模式)。

所有的总线控制信号都直接由8086/8088产生。

总线控制逻辑电路被减少到最小。

适合于较小规模的系统。

y最大模式包含两个（以上）微处理器，其中一个主处理器是8086/8088，其他的处理器称为协处理器，协助主处理器工作。

适合于中等规模或大型的8086/8088系统中。

系统的控制总线由总线控制器8288来提供：¾8288增强了8088CPU总线的驱动能力；¾将8086的状态信号(S2~S0)进行译码，提供8086对存储器、I/O接口进行控制所需的信号。

最小模式与最大模式的主要区别8086/8088外部引脚图（括号内为最大模式时引脚名）8088地A14A13A12A11A10A9A8AD7AD6AD5AD4AD3AD2AD1AD0NMI INTR CLK 地Vcc(5V)A15A16/S3A17/S4A18/S5A19/S6SS0(HIGH)MN/MX RDHOLD(RQ/GT0)HLDA(RQ/GT1)WR(LOCK M/IO DT/R(S1)DEN(S0)ALE(QS0)INTA(QS1)TEST READY RESETVcc(5V)AD15A16/S3A17/S4A18/S5A19/S6BHE/S7MN/MX RDHOLD (RQ/GT0)HLDA (RQ/GT1)WR (LOCK)M/IO (S2)DT/R ( S1 )DEN (S0 )ALE (QS0)INTA (QS1)TEST READY RESET8086Vcc(5V)AD15A16/S3A17/S4A18/S5A19/S6BHE/S7MN/MX RDHOLD (RQ/GT0)HLDA (RQ/GT1)WR (LOCK)M/IO (S2)DT/R ( S1 )DEN (S0 )ALE (QS0)INTA (QS1)TEST READY RESET8086（1）地址/数据复用引脚(AD15~AD0 )是分时复用①在总线周期来输出要访问的存储器地址或口地址A15~A②在总线周期的其他时间内，作为双向数据总线：对8086就是（对8088地AD14AD13Vcc(5V)AD15A16/S3A17/S4A18/S5A19/S6BHE/S7MN/MXRDHOLD (RQ/GT0)HLDA (RQ/GT1)WR (LOCK)M/IO (S2)DT/R ( S1 )DEN (S0 )ALE (QS0)INTA (QS1)TESTREADYRESET8861.两种模式下公共引脚(2) 地址/状态复用引脚A19/S6~ A16/S3分时复用引脚，输出，三态。

微机原理第5章80868088CPU总线操作与时序

微机原理第5章80868088CPU总线操作与时序


读周期
CPU从内存或I/O设备读取数据的过程，包括地 址发送、数据读取和数据返回三个阶段。
写周期
CPU向内存或I/O设备写入数据的过程，包括地址发送、数据写入和数据返回三 个阶段。
03
数据传输过程
读周期
总结词
在读周期中，CPU从内存中读取数据。
详细描述
读周期是CPU从内存中读取数据的过程。在读周期开始时，CPU通过地址总线发送要读取的内存地址，然后通过 数据总线从内存中读取数据。这个过程需要多个时钟周期，具体取决于数据的存储位置和CPU的速度。
然而，随着总线技术的不断发展，也 面临着一些技术挑战。例如，如何提 高总线的传输效率、降低能耗以及优 化系统性能等。为了解决这些问题， 需要不断进行技术创新和改进。
展望
未来，CPU总线技术将继续发挥其在 微机原理中的重要作用。随着技术的 不断进步和应用需求的增加，总线技 术将更加成熟和多样化。同时，随着 人工智能、大数据等新兴技术的发展 ，总线技术也将与这些领域进行更深 入的融合，为解决实际问题提供更多 可能性。
8086/8088 CPU的总线结构
地址总线
用于传输地址信息，确定要访问的内存单元或I/O 端口。
数据总线
用于传输数据信息，实现数据在CPU和内存或I/O 设备之间的传输。
控制总线
用于传输控制信号，控制CPU和内存或I/O设备之 间的操作。
总线操作时序
时钟信号
用于同步总线上的操作，确保数据传输的正确 性。
中断源
指引发中断的事件或异常情况，如输入/输出设备、定时器、故障等。
中断向量
指中断处理程序的入口地址。
中断响应过程
保存程序计数器
当发生中断时，CPU会自动将当前的程序计数器（PC）值保存到堆栈 中，以便在中断处理完毕后能够正确返回到原程序。
微机原理第五章 处理器总线时序

微机原理第五章 处理器总线时序


(3) 电气特性： 电气特性定义每一根线上信号的 传送方向、有效电平范围。一般规定送入CPU的 信号称作输入信号(IN)，从CPU送出的信号称作 输出信号(OUT)。 (4) 时间特性： 时间特性定义了每根线在什么时 间有效，也就是每根线的时序。
从功能上分，总线又可分三组（即三总
线）：数据总线、地址总线和控制总线。 地址总线：传送地址的信号线，其数目决 定直接寻址的范围。特点是单向、三态。 数据总线：传送数据和代码，为双向信号 线。 控制总线：传送系统的命令和状态信号， 也包括时钟和复位信号等。有单向有双向。
5.3.3 ISA总线
ISA(Industy Standard Architecture)即工业标 准体系结构总线，又称AT总线。是IBM AT机推 出时使用的总线，逐步演变为一个事实上的工业 标准，得到广泛的使用。 AT机是以80286为CPU，它具有16位数据宽 度，24条地址线，可寻址16MB地址单元，它是 在PC总线的基础上扩展一个36条引线插槽形成的。 同一槽线的插槽分成62线和36线两段，共计98条 引线。PC总线和ISA总线是兼容的，扩展的部分 在于36线插槽，其引脚如图所示。
3. 半同步式传输：前两种方式的折中。整体上 是同步系统，但对慢速的从模块可通过插入 等待周期来适应。 例如：前面带有等待周期的存储器或I/O 读/写周期。 特点：对快速的从模块能按同步方式工作， 而对慢速从模块则通过“READY”信号强制 主模块延迟等待若干时钟周期。——这也是 微型计算机系统中CPU与内存储器以及外设 接口芯片之间常用的传输方法。
（5）系统复位时序

寄存器复位状态： 当8086在RESET引线上检测到一个脉冲 的正沿，便终结所有的操作，直至RESET信号 变低。这时，寄存器被初始化到复位状态。
微机原理 第5章 处理器总线时序和系统总线

微机原理 第5章 处理器总线时序和系统总线

存器、IP、DS、SS、ES寄存器及指令队列进行
清零操作，而将CS设置为0FFFFH。
⑨ CLK 时钟信号（输入） 8086的标准时钟频率为8MHZ。
第5章 功能相同的32个引脚的含义（续）
⑩ VCC 电源引脚，8086CPU采用单一的+5V电源
11
GND 接地引脚，有两个。 MN/MX 最小/最大组态控制（输入）
两种组态下，名称和功能相同的32个引脚的含义 同一引脚在不同时刻传送不同的信息，称为 分时复用引脚 ① AD15~AD0（Address Data Bus） 地址/数据复用引脚 （输入/输出，三态） 在DMA方式，此线浮空。
第5章
功能相同的32个引脚的含义（续）
地址/状态复用引脚
② A19/S6~A16/S3（Address/Status） （输出，三态）
数据
8288主要控制总线的含义（续）
MRDC（Memoy Read Command）:存储器读命令 MWTC（Memoy Write Command）:存储器写命令 IORC（I/O Read Command）:I/O读命令 IOWC（I/O Write Command）:I/O写命令 这4个信号全是低电平有效的输出信号。
也就是一个总线操作即将结束，另一个总线周期还未
开始时，称为无源状态，很显然，这时 S2 S1 S0中任一 信号的改变，都意味着一个新的总线周期的开始。
第5章
8288主要控制总线的含义
ALE（Address Latch Enable） 地址锁存允许信号 （输出）
高电平有效。这是8288总线控制器提供给地址 锁存器8282/8283的控制信号，把当前地址/数
注意：在I/O操作时，这些地址不用，全为低电平。
第5节8086微处理器的时序

第5节8086微处理器的时序

7. DEN 变为低电平， 允许数据收发器进 行数据传送
8. RD变为低电平， RD信号发给被地址 信号选中的存储单 元或I/O端口, CPU 将进行读操作。
（3） T3状态：（数据节拍）
9. 内存单元或者 I/O端口将数据送 到数据总线上， CPU通过 AD15~AD0接收数 据。
（4） TW状态：（等待节拍）
三态门 输出信号
宽度至少为4个时钟周期 浮空
不作用状态
图2.12 复位操作时序
8086CPU复位后总线信号：
AD15-AD0
三 态
A19/S6-A16/S3
输 出
BHE/S 7
DEN
线 M/IO WR RD
高阻状态
DT/R INTA
非
三 态
ALE、HLDA、QS0、QS1： 低电平
输 出
RQ/GT1,RQ/GT0 :高电平
指令队列缓冲器 123456
总线接口部件（BIU）
1MB内存
……
存储器写总线周期
CLK M/IO* A19/S6～A16/S3
T1
T2
A19～A16
T3
T4
S6～S3
AD15～AD0 ALE
WR*
A15～A0
输出数据
READY
（高电平）
T/IO*输出高电平，表示存储器操作； ALE输出正脉冲，表示复用总线输出地址
10. CPU在T3状 态开始的下降沿 对READY信号
进行采样，若为 低电平，则在T3 之后插入等待状 态TW，在TW状 态的下降沿继续 进行READY信
号采样，直到信
号为高电平后，
才执行完当前 TW状态，进入 T4状态。
（5） T4状态： （采样、结束节拍）
第5章时序

第5章时序

第5章 8086的总线操作和时序一、内容简介：1 概述2 8086的两种工作模式3最小模式下8086的时序4 最大模式下8086的时序二、教学目标：了解8086/8088微处理器总线操作时序的分析方法。

三、重点内容：两种工作模式的时序分析。

四、教学时数：45.1 概述5.1.1 时钟周期（T 状态）、总线周期和指令周期⒈ 时钟周期（T 状态）CPU 处理动作的最小时间单位，定时振荡器两相邻脉冲上升沿之间间隔，计算机在时钟脉冲控制下，一个节拍一个节拍的工作。

图 5.1 时钟周期⒉ 总线周期机器周期，CPU 与外部电路（存储器和I/O 接口）间进行一次数据传送操作（R 或W ）所需时间。

如存储器读/写；I/O 接口读/写。

⒊ 指令周期一条指令从存储器取出到执行所需的时间。

一个指令周期包含若干机器周期。

一个机器周期包含若干时钟周期。

5.1.2 8086/8088引脚信号8086CPU 采用双列直插式的封装形式，具有40条引脚，见右图。

它采用分时复用的地址/数据总线，所以有一部分引脚具有双重功能，即在不同时钟周期内，引脚的作用不同。

图 5.2 8086/8088引脚信号T 1 T 2 T 3 T w T 4 T 1 T 15.2 8086的两种工作模式5.2.1 最小和最大工作模式1．最小工作模式由图5-3可知，在8086的最小模式中，硬件连接上有如下几个特点：（1）MN/MX端接+5V，决定了8086工作在最小模式。

（2）有一片8234A，作为时钟发生器。

（3）有三片8282或74LS373，用来作为地址锁存器。

（4）当系统中所连接的存储器和外设比较多时，需要增加系统数据总线的驱动能力，这时，可选用两片8286或74LS245作为总线收发器。

图5-3 8086的最小工作模式2．最大工作模式由图5-4可知，最大模式配置和最小模式配置有一个主要的差别：最大模式下多了8288总线控制器。

5.2.2 8086CPU引脚ＡＤ7～ＡＤ0（输入／输出，三态）这些地址／数据引线是多路开关的输出。

第5章8086总线操作和时序

第5章8086总线操作和时序

S6：指示8086/8088当前是否与总线相连，S6=0，表示 8086/8088当前与总线相连。 S5：表明中断允许标志当前的设置。S5=0，表示CPU 中断是关闭的，禁止一切可屏蔽中断源的中断请求； S5=1，表示CPU中断是开放的，允许一切可屏蔽中断 源的中断申请。
S4、S3：指出当前使用段寄存器的情况。
（10）RESET：复位信号，输入，高电平有效。 RESET信号至少要保持4个时钟周期。复位时： 标志寄存器、IP、DS、SS、ES为0，CS=FFFFH，复 位后CPU从FFFF0H处开始 执行。
（11）ALE：地址锁存允许信号，输出，高电平有效。 用来锁存地址信号A19-A16和A15-A0，分时使用 A19/S6 - A16/S3地址/状态总线和AD15-AD0地址/数据 总线。
S4、S3组合所对应的段寄存器情况
S4 0 0 1 1 S3 0 1 0 1 段寄存器 当前正在使用ES 当前正在使用SS 当前正在使用CS 当前正在使用DS
3、控制总线 (1)、/BHE/S7：高8位数据总线允许/状态复用引脚。 在总线周期的T1状态，此引脚输出/BHE信号，表示 高8位数据线D15-D8上的数据有效。
（2）/RD：读信号，三态输出，低电平有效。 /RD=0，表示当前CPU正在对存储器或I/O端口进行 读操作。 （3）/WR：写信号，三态输出，低电平有效。 /WR=0，表示当前CPU正在对存储器或I/O端口进行 读操作。 （4）M//IO：存储器或IO端口访问信号，三态输出。 M//IO=1，表示CPU正在访问存储器；M//IO=0，表 示CPU正在访问IO端口。 （5）READY：准备就绪信号，输入，高电平有效。 READY=1，表示CPU访问的存储器或IO端口已准备好 传送数据。若CPU在总线周期T3状态检测到READY=0，表 示未准备好，CPU自动插入一个或多个等待状态TW，直到 READY=1为止。
第五章、处理器总线时序和系统总线

第五章、处理器总线时序和系统总线


• 最小模式
引脚信号： 引脚信号： ① INTA＃ ② ALE ③ DEN＃ ④ DT/R＃ ⑤ M/IO＃ ⑥ WR＃ ⑦ HOLD ⑧ HLDA
中断响应信号输出 地址锁存允许信号输出 数据允许信号 数据收发信号输出 存储器/输入输出控制信号输出 写信号输出 总线保持请求信号输入 总线保持响应信号输出
5.3.1 概述
• 5.3.线所处的位置不同，总线可分为： （1）片内总线 它位于微处理器芯片的内部，用于算术逻 辑单元ALU与各种寄存器或其它功能单元之间的相 互连接。
（2）片总线
• • 又称元件级总线或局部总线 它是一台单板计算机或一个插件板 的板内总线，用于各芯片之间的连接。
• 它们决定了总线使用的电源种类及 地线分布和用法。
• •
（5）备用线 留作功能扩充和用户的特殊要求使 用。
第五章、 第五章、处理器总线和时序
徐承彬
第五章、 第五章、8086处理器的总线和时序 处理器的总线和时序 一、8086的引脚功能 的引脚功能
8086CPU的引脚信号 的引脚信号
• 8086CPU 采用双列直插 式的封装形式， 具有40条引脚。 它采用分时复 用的地址/数据 / 总线，所以有 一部分引脚具 有双重功能， 即在不同时钟 周期内，引脚 的作用不同。
如主频等于10MHz， ， 如主频等于 则一个时钟周期为
100ns
• 基本的总线周期：由4个T状态组成。 • T1：输出访问存储器或I/0端口的地址 信号及ALE、I0/M信号。 • T2：发RD、或相应的DT/R、DEN。 • T3、T4：采样数据线,读、写数据。 • 每条指令都有自己固定的时序。 •
各引脚信号： 各引脚信号： ① GND、VＣＣ 地和电源 、 ＣＣ 地址/数据复用 ② AD15～AD0 ～ 地址 数据复用 地址/状态复用 ③ A19/S6～A16/S3 ～ 地址 状态复用 位数据总线允许/状态复 ④ BHE＃/S7 高8位数据总线允许 状态复 ＃ 位数据总线允许 用 ⑤ NMI 非屏蔽中断输入 ⑥ INTR 可屏蔽中断请求信号输入 ⑦ RD＃ ＃ 读信号输出
005第五章8086的总线操作和时序

005第五章8086的总线操作和时序


➢ M/IO*、WR*和RD*是最基本的控制信号 组合后，控制4种基本的总线周期
总线周期 M/IO* WR* RD*
存储/O读 I/O写
低
高
低
低
低
高
READY (22)
➢ 存储器或I/O口就绪，输入、高电平有效 ➢ 来自所访问的存储器或I/O设备，有效时表示设备准
备就绪，可进行一次数据传输 ➢ 总线操作周期中（T3状态），CPU会测试该引脚
8086中的指令码最短的只需要一个字节，多的有6个字节。 多字节指令，取指（存储器读）就需要多个总线周期；在指 令的执行阶段，由于各种不同寻址方式，需要的总线周期个 数也各不相同。因此8086的指令周期是不等长的。
对于8086CPU来说，在EU执行指令的时候，BIU可以取下一 条指令。由于EU和BIU可以并行工作，8086指令的最短执行 时间可以是两个时钟周期，一般的加、减、比较、逻辑操作 是几十个时钟周期，最长的为16位乘除法约要200个时钟周 期。
BHE * A0 所用数据引脚
0
0 AD15~AD0
1
0 AD7~AD0
0
1 AD15~AD8
0
1 AD15~AD8（低8位数据）
1
0 AD7~AD0 （高8位数据）
3. 中断请求和响应引脚
INTR（Interrupt Request） (18) ➢ 可屏蔽中断请求，输入、高电平有效。 ➢ 有效时，表示请求设备向CPU申请可屏蔽中断，该中断请求
5.2.2 最小组态的引脚信号
分类学习这40个引脚（总线）信号 1. 数据和地址引脚 2. 读写控制引脚 3. 中断请求和响应引脚 4. 总线请求和响应引脚 5. 其它引脚
1. 数据和地址引脚
微机原理 第05章 8086的总线操作和时序

微机原理 第05章 8086的总线操作和时序

需要使用总线的时候打开三态门（高、低电平）； 不使用的时候关闭三态门，使之处于高阻
D触发器：信号保持，也可用作导通开关
D触发器
DQ CQ
电平锁存
电平锁存：
低电平锁存
上升沿锁存：
通常用负脉冲触发锁存
DQ CQ
S DQ CQ
R
上升沿锁存
负脉冲的上升沿
带有异步置位清零的 电平控制的锁存
Intel 8282
反之，8088工作在最大组态
5. 其它引脚（续3）
TEST* 测试，输入、低电平有效 该引脚与WAIT指令配合使用 当CPU执行WAIT指令时，它将在每5个时钟
周期对该引脚进行测试：如果无效，则程序踏 步并继续测试；如果有效，则程序恢复运行 也就是说，WAIT指令使CPU产生等待，直到 TEST*引脚有效为止
21
VCC
A15 A16 / S3 A17 / S4 A18 / S5 A19 / S6 SS0*
(HIGH)
MN / MX*
RD*
HOLD HLDA WR*
(RQ*/ GT0*) (RQ* /GT1*) (LOCK*)
IO / M* ( S2* )
DT / R* ( S1* )
DEN* ( S0*)
8088的标准工作时钟为5MHz IBM PC/XT机的8088采用了4.77MHz的时
钟，其周期约为210ns
5. 其它引脚（续2）
Vcc 电源输入，向CPU提供＋5V电源 GND 接地，向CPU提供参考地电平 MN/MX*（Minimum/Maximum） 组态选择，输入 接高电平时，8088引脚工作在最小组态；
CPU内被屏蔽 当系统发生紧急情况时，可通过它向CPU申
第五章微处理器总线时序和系统总线

第五章微处理器总线时序和系统总线

一个指令周期可能包括若干个总线周期。
不同的指令其指令周期可能不同。
指令周期有一些基本的总线周期组成： 存储器读/写 I/O端口读/写
终端相应
计算机工作过程：
7 2
总线周期：
总线周期：
5.2 微处理器引脚信号及其工作模式
最大模式和最小模式
8086引脚信号及其功能 最小模式 最大模式 存储器管理
1.最大模式和最小模式
8086可以在两种模式下工作：最大模式和最小模式， 取决于硬件。 1.最小模式：整个微型计算机系统只有一个CPU，所有 的总线控制信号都直接由这个CPU产生，因此，系统 的总线控制电路被减少到最小
2.最大模式：包括两个以上的CPU，其中一个为主处理器，
Байду номын сангаас
8086，其他的称为协处理器，协助主处理器进行工作。
屏蔽中断请求；
S3S4：合起来表示当前正在使用哪个段寄存器。
152页表5-3
BHE/S7引脚（引脚34 Bus High Enable/Status）： 高8位数据线允许/状态复用，输出。 在总线周期的T1状态输出BHE表示高8位数据有效， T2~T4状态，输出状态信号S7，但没有赋予任何意义。 BHE和A0联合起来，表示数据总线上的数据出现的
收到INTR信号，则在结束当前指令后，响应中断请求， 执行请求的中断处理子程序
RD引脚（引脚32）：读控制信号
低电平有效，表示8086CPU执行读操作，在总线周期
的T2-T4状态保持低电平。具体从内存读还是I/O端口
读，决定于M/IO
CLK引脚（引脚19）：时钟，输入
地址/数据总线浮置成高阻状态，为传输数据做准备，
4位的地址/状态总线输出本总线周期的状态信息

第05章 8086总线操作和时序 PPT课件


DT / R ( S1 )
AD1
15
26
DEN ( S0 )
AD0
16
25
ALE
NMI
17
24
INTA
INTR
18
23
TEST
CLK
19
22
READY
GND
20
21
RESET
8
引脚功能分类：
1）、数据引脚 2）、地址引脚 3）、控制引脚 4）、其它引脚
9
1）. 数据引脚
AD15～AD0（Address/Data）
13
（2）、WR（Write）
写控制，输出、三态、低电平有效 CPU在写出数据给存储器或I/O端口时有效。
（3）、RD（Read）
读控制，输出、三态、低电平有效 CPU在从存储器或I/O端口读取时有效。
14
组合后，控制4种基本的总线周期
引脚
总线周期
IO/M WR RD
读存储器 低
高
低
写存储器 低
AD18 / S5
A10
6
35
AD19 / S6
A9
7 8088 34
SS0
(HIGH)
A8
8
33MN /ຫໍສະໝຸດ MXAD7932
RD
AD6
10
31
HOLD (RQ)/ GT0)
AD5
11
30
HLDA (RQ1 /GT1)
AD4
12
29
WR (LOCK)
AD3
13
28
M / IO ( S2 )
AD2
14
27
反之接地，8088工作在最大模式

05第五章处理器总线时序和系统总线

第五章 处理器总线时序和系统总线
5-1 8086的引脚功能 1、8086的工作模式
为了尽可能适应各种各样的使用场合，在设计 8086 CPU芯片时，使它们可以在两种模式下工 作，即最小模式和最大模式，也称最小组态和最 大组态。
• 最小模式
在系统中只有一个CPU — 8086，所有的总线 控制信号都由8086直接产生，因此系统中的总 线控制电路被减到最少。
• 最大模式
此模式是相对最小模式而言的；此时系统中有 两个或多个微处理器，其中一个是主处理器 8086，其它的处理器称为协处理器，它们协助 主处理器工作。
2、8086的引脚功能
8086CPU采用双列直插式的封装形式，具有 40条引脚。8086地址线20位，数据线16位， 采用分时复用的地址/数据总线，有一部分引脚 具有双重功能。
2、几种周期的概念
• 时钟周期 — 时钟脉冲信号周期；这是CPU的 时间基准。
• 指令周期 — 执行一条指令所需要的时间；包 括取指令、分析指令、操作数寻址，然后执行指 令、保存操作结果等全过程。
• 总线周期 — 通过总线进行一次对存储单元或 I/O端口读或写的操作过程称为总线周期。 • 8086系统总线周期由四个时钟(T1-T4)和若干 个等待周期Tw组成。
3、8086两种工作模式的接线配置(略)
• 最小模式适用于由单处理器组成的小系统。在 这种系统中，8086直接产生所有的总线控制信 号，不需要总线控制逻辑。
• 最大模式和最小模式配置的主要差别是最大模 式下多了8288总线控制器。解决主处理器和协 处理器之间的协调工作问题和对总线的共享控制 问题。
在最小模式下，下列引脚含义为： • IO/M （三态输出）：访问存储器操作时，该
脚为低；访问外设时该脚为高。 • WR（三态输出）：CPU ‘写’ 操作。 • MN/MX （输入）：接高电平时，CPU处于最

8086CPU系统总线操作和时序

8086CPU系统总线操作和时序8086是一种16位的微处理器，由Intel公司于1978年推出。

8086CPU系统包括CPU、寄存器、输入输出模块、内存和总线等组成部分。

总线操作是指CPU与其他设备之间进行数据传输和通信的过程。

时序则是指这些操作所需要的时间和顺序。

一、8086CPU系统1.CPU：8086CPU是一种8MHz的16位微处理器。

它由一个运算器组件、一个控制器、一个时钟和一组寄存器组成。

运算器执行算术和逻辑操作，控制器控制这些操作的顺序和时机。

2.寄存器：8086CPU有14个寄存器，其中分为通用寄存器、段寄存器和指令寄存器。

-通用寄存器：8086有4个16位的通用寄存器，分别为AX、BX、CX和DX。

这些寄存器可以在运算和数据传输中使用。

-段寄存器：8086有4个16位的段寄存器，分别为CS、DS、SS和ES。

这些寄存器存储了内存中一些段的基地址。

-指令寄存器：8086有两个16位的指令寄存器IP和FLAGS。

IP存储下一个要执行的指令地址，FLAGS用于存储CPU运行时的状态标志。

3.输入输出模块：8086CPU通过输入输出模块与外部设备进行通信。

这些模块包括接口芯片、串行和并行接口等。

通过这些模块，CPU可以读取外部设备的数据，或者向外部设备发送数据。

4.内存：8086CPU可以访问1MB的内存空间。

内存被分为若干个64KB 的段，每个段都有一个唯一的段选择符和一个基地址。

8086使用分段的寻址方式来访问内存。

二、总线操作总线操作是指CPU与其他设备之间进行数据传输和通信的过程。

8086CPU有三个主要的总线：地址总线、数据总线和控制总线。

1.地址总线：8086有20根地址总线，可以寻址1MB的内存空间。

地址总线用于指示内存中读取或写入数据的地址。

2.数据总线：8086有16根数据总线，用于数据的传输。

数据总线可以同时传输一个16位的数据。

3.控制总线：8086有四根控制总线，分别为读（RD）、写（WR）、I/O（I/O）和时钟（CLK）。

第5章 8086微处理器引脚功能及总线时序


1、最小模式配置 系统中所有的控制信号由8086本身提供，它的 基本配置为：除使用8086/8088作为微处理器外， 还需配有一片时钟发生器8284A、三片地址锁存器 （8282/8283）、两片总线驱动器（8286/8287）才 能构成系统总线。
RES EFI F/C PCLK
8284A
RDY1 RDY2
4个时钟周期编号为 1、T2、T3和T4 个时钟周期编号为T 个时钟周期编号为 总线周期中的时钟周期也被称作“ 状态 状态” 总线周期中的时钟周期也被称作“T状态” 时钟周期的时间长度就是时钟频率的倒数 要延长总线周期时需要插入等待状态Tw 要延长总线周期时需要插入等待状态
系统的复位和启动操作
CLK 外RESET 内RESET 三态门输出信号
VCC AD15 A16/S3 A17/S4 A18/S5 A19/S6 BHE/S7 MN/MX RD HOLD* HLDA* WR* M/IO* DT/R* DEN* ALE* INTA* TEST READY RESET
ALE 地址锁存允许信号(输出) DT/R 数据发送/接收控制 信号输出(输出、三态) DEN 数据允许信号(输出、三 态、低电平有效) HOLD 总线保持请求信号 (输入、高电平有效) HLDA 总线保持响应信号 (输出、三态、高电平有效) INTR 可屏蔽中断请求信号 (输入、高电平有效) INTA 中断响应信号(输出、 三态、低电平有效) NMI 非屏蔽中断请求(输入， 上升沿触发) RESET 复位信号(输入，高 电平有效) MN/MX 最小/最大模式控制 输入端
?ad0ad15地址数据复用引脚双向三态a16s3a19s6地址状态复用引脚输出三态2控制信号?bhes7数据总线高8位允许状态输出三态写信号输出?wr写信号输出低电平有效三态rd读信号输出低电平有效三态mio存储器io控制信号输出三态test测试信号输入低电平有效ready准备就绪输入高电平有效?低电平有123456788910111213141516171819204039383736353433323130292827262524232221gndad14ad13ad12ad11ad10ad9ad8ad7ad6ad5ad4ad3ad2ad1ad0nmiintrclkgndvccad15a16s3a17s4a18s5a19s6bhes7mnmxmnmxrdholdhldawrmiodtrdenaleintatestreadyreset一80868088的引脚信号一最小模式mnmx1????8086?ale地址锁存允许信号输出dtr数据发送接收控制信号输出输出三态den数据允许信号输出三态低电平有效hold总线保持请求信号输入高电平有效hlda总线保持响应信号输出三态高电平有效输出三态高电平有效intr可屏蔽中断请求信号输入高电平有效inta中断响应信号输出三态低电平有效nmi非屏蔽中断请求输入上升沿触发reset复位信号输入高电平有效mnmx最小最大模式控制输入端????1234567891011121314151617181920403938373635343332313130292827262524232221gndad14ad13ad12ad11ad10ad9ad8ad7a6ad6ad5ad4ad3ad2ad1ad0nmiintrclkgndvccad15a16s3a17s4a18s5a19s6bhes7mnmxrdholdhldawrmiodtrdenaleintatestreadyreset86808?????123456789101011121314151617181920403938373635343332313130292827262524232221gnda14a13a12a11a10a9a8ad7ad6ad6ad5ad4ad3ad2ad1ad0nmiintrclkgndvcca15a16s3a17s4a18s5a19s6ss0mnmxrdoholdhldawriomdtrdenaleint

微机原理 第5章 8086 8088CPU总线操作与时序

09 10 11 12 13 14 15 16 17 18 19 20
8086
32 31 30 29 28 27 26 25 24 23 22 21
RD BHE A0 送数据位 HOLD（RQ/GT0） HLDA（RQ/GT1） 0 0 D15-D0 WR（LOCK） 0 1 D15-D8 M/IO（S2） DT/R（S1） 1 0 D7-D0 DEN（S0） 1 1 无操作 ALE（QS0） INTA（QS1） T2-T4：输出状态信息S7 TEST READY ③在DMA方式时浮空 RESET
(4)外总线：微机系统与其它电子系统间公用信号线 微机原理与接口技术 第5章 8086/8088CPU的总线操作与时序
常见外总线
CAN RS232
IEEE- 488
USB SCSI
微机原理与接口技术
第5章 8086/8088CPU的总线操作与时序
第5章 教 学 内 容 §5.1 总线概念 §5.2 8086/8088引脚及功能 一、概述 二、8086管脚分类 （一）地址数据线 （二）地址状态线 （三）控制总线（1）-（17） （四) 单CPU模式管脚说明 (五) 多CPU模式引脚说明 三、8088管脚功能 §5.3 8086/8088支持的芯片及最大/最小系统 §5.4 CPU时序
微机原理与接口技术 (3)内总线-PC总线:微机内部各模块间的公用信号线。 第5章 8086/8088CPU的总线操作与时序
微机原理与接口技术 (3)内总线-ISA总线:微机内部各模块间公用信号线 第5章 8086/8088CPU的总线操作与时序
微机原理与接口技术 (3)内总线-PCI总线：微机内部各模块间公用信号线 第5章 8086/8088CPU的总线操作与时序

第五章 8086的总线操作和时序


读信号， 三态输出，低电平有效，表示当前CPU正 在读存储器或I／O端口。
与工作方式无关的引脚功能

READY(Ready)准备就绪（输入）

准备就绪信号。由要访问的存储器或I／O设备向此引脚发出 的输入信号，高电平有效，表示CPU访问的存储器或I／O端口 己准备好传送数据。当READY无效时，要求CPU插入一个或多 个等待周期Tw，直到READY信号有效为止。 测试信号。由外部输入，低电平有效。当CPU执行WAIT指令 时(WAIT指令是用来使处理器与外部硬件同步)，每隔5个时钟 周期对TEST进行一次测试，若测试到该信号无效，则CPU继 续执行WAIT指令，即处于空闲等待状态；当CPU测到TEST输 入为低电平时，则转而执行WAIT的下一条指令。由此可见， TEST对WAIT指令起到了监视的作用。 TEST引脚信号用于多处理系统中，实现8086与协处理器间的 同步协调功能．
最小方式系统的基本配置
最大方式系统的基本配置
二、8086CPU引脚功能

与工作方式无关的引脚功能 最小工作方式下的引脚功能 最大工作方式下的引脚功能
与工作方式无关的引脚功能

AD15~AD0 (Address Data Bus， 双向、三态）

地址/数据复用信号，双向，三态。在T1状态（地 址周期）AD15～AD0上为地址信号的低16位A15～ A0；在T2 ～ T3状态（数据周期）AD15～AD0 上 是数据信号D15～D0。 地址/状态复用信号，输出。在总线周期的T1状态 A19/S6～A16/S3上是地址的高4位，即A19～A16， 用锁存器锁存；在T2～T4状态，A19/S6～A16/S3 上输出状态信息S6～S3 。
与工作方式无关的引脚功能
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T3和Tw状态——检测数据传送是否能够完成 T4状态——前沿读写数据，完成数据传送
I/O写总线周期
插入等待状态Tw ❖同步时序通过插入等待状态，来使速度差别较大的两部分保持同步 ❖在读写总线周期中，判断是否插入Tw
1. 在T3的前沿检测READY引脚是否有效 2. 如果READY无效，在T3和T4之间插入一个等效于T3的Tw ，转第1步 3. 如果READY有效，执行完该T状态，进入T4状态
运 算 器
PSW标志 寄存器
DS
ES
地
SS
址
CS
加
法
IP
器
地址总线AB
、、、
指令1
地
指令2
数据暂存器
数据总线DB
址
指令3 指令4
译
、、、
指 令 队
总线 接口 控制
控制总线CB
数据1
码
数据2
列
电路
器 9Ah
指令译码器
、、、
执行部件控制电路
指令MOV AL, [BX]包含一个从存储器读操作
存储器写总线周期
1.读/写总线周期
存储器读总线周期 CLK
M/IO* A19/S6～A16/S3
T1
T2
T3
T4
A19～A16
S6～S3
AD15～AD0 ALE RD*
A15～A0
输入数据
READY
（高电平）
T1状态——输出20位存储器地址A19～A0，M/IO*输出高电平，表示存储器操作； ALE输出正脉冲，表示复用总线输出地址(定性描述！)
7. DEN 变为低电平， 允许数据收发器进 行数据传送
8. RD变为低电平， RD信号发给被地址 信号选中的存储单 元或I/O端口, CPU 将进行读操作。
（3） T3状态：（数据节拍）
9. 内存单元或者 I/O端口将数据送 到数据总线上， CPU通过 AD15~AD0接收数 据。
（4） TW状态：（等待节拍）
❖总线时序描述CPU引脚如何实现总线操作 什么是总线操作？ 什么是总线周期？ 何时有总线周期？ 如何实现同步？
2.5.1 系统的复位与启动
当8086在RESET引脚上检测到一个脉冲的上升沿时,它将停止正在 进行的所有操作,处于初始化状态,直到RESET信号变低。
CLK
RESET 输入
内部 RESET
T2状态——输出控制信号RD*
T3和Tw状态——检测数据传送是否能够完成 T4状态——前沿读取数据，完成数据传送
I/O读总线周期
ALE
AD0
AD1
AD2
AD3
AD4
AD5
AD6
8 AD7
0
数据
8
6 AD8
AD9
AD15
AD16 AD17 AD18 AD19 BHE
…
8282
DI0 DO0 DI1 DO1 DI2 DO2 DI3 DO3 DI4 DO4 DI5 DO5 DI6 DO6 DI7 DO7 OE STB
线
无效
CPU复位时8086/8088各个内部寄存 器的值：
由于复位后CS为FFFFH,IP为0000H,所以启动时就会从主存地址 0FFFF0开始执行指令。
在这个地址单元中存放着一条无条件转移指令，将程序转移到系统程 序的入口处。
执行系统相关程序，经过7个时钟周期后系统启动并正常工作。
2.5.2 最小模式系统总线周期时序
ቤተ መጻሕፍቲ ባይዱ
2.5.3 最大模式系统总线周期时序(自学)
图2.15 最大模式系统读总线周期时序
本节重点: RESET信号的作用是什么？ 总线周期、总线操作的基本概念。 总线周期的基本操作包括哪些？
2.6 Intel 80x86系列微处理器简介P61（自学！） 2.7 例题解析：P66（自学！）
第2章练习（第二次练习）
2. A19~A0上出现地 址信号。
3. ALE上出现正脉 冲信号，利用其下 降沿锁存地址。
4. DT/R变低电平， 数据收发器处于接 收状态
5. BHE信号有效， 高八位数据总线上 的信息可以使用。
（2） T2状态：（准备节拍）
6. 地 址 信 号 消 失 ， AD15~AD0 变 为 高 阻 态，为读入数据做准 备。 A19/S6~A16/S3 及BHE/S7上输出状 态信号S7～S3。
三态门 输出信号
宽度至少为4个时钟周期 浮空
不作用状态
图2.12 复位操作时序
8086CPU复位后总线信号：
AD15-AD0
三 态
A19/S6-A16/S3
输 出
BHE/S 7
DEN
线 M/IO WR RD
高阻状态
DT/R INTA
非
三 态
ALE、HLDA、QS0、QS1： 低电平
输 出
RQ/GT1,RQ/GT0 :高电平
2.5 8086微处理器的时序
8086的主要操作功能：
1. 系统的复位和启动操作 2. 总线操作 3. 中断操作 4. 最小工作模式下的总线保持 5. 最大工作模式下的总线请求/授权
2.5 8086微处理器的时序
❖时序（Timing）是指信号的高低电平（有效或无效）变化及信号相互 间的时间顺序关系。 ❖CPU时序决定着系统各部件间的同步和定时
CLK M/IO* A19/S6～A16/S3
T1
T2
A19～A16
T3
T4
S6～S3
AD15～AD0 ALE
WR*
A15～A0
输出数据
READY
（高电平）
T1状态——输出20位存储器地址A19～A0，M/IO*输出高电平，表示存储器操作； ALE输出正脉冲，表示复用总线输出地址
T2状态——输出控制信号WR*
10. CPU在T3状 态开始的下降沿 对READY信号
进行采样，若为 低电平，则在T3 之后插入等待状 态TW，在TW状 态的下降沿继续 进行READY信
号采样，直到信
号为高电平后，
才执行完当前 TW状态，进入 T4状态。
（5） T4状态： （采样、结束节拍）
11. 在 T4 状 态 和 前一个状态交界 的下降沿处， CPU 对 数 据 总 线 进行采样，从而 获得数据。
DI0 DO0
DI1 DO1
8282
DI7 DO7
数据
OE STB
8282 OE STB
图 2.6A 8282
锁 存 器 和 8086 的 连 接
图2.6B 8286收发器和8088的连接
（1） T1状态： (地址节拍)
定量分析！
1. M/IO有效，指出 CPU 将 对 内 存 还 是 I/O接口进行操作。
时序图以时钟脉冲信号作为横坐标轴，表示时间顺序；纵轴 上是有关操作的引脚信号随时间发生变化的情况。
2.5.2 最小模式系统总线周期时序
❖总线周期是指CPU通过总线操作与外部（存储器或I/O端口）进行一次数 据交换的过程。 ❖总线操作是指CPU通过总线对内存和外设的各种操作
8086的总线操作主要有： 存储器读、I/O读操作 存储器写、I/O写操作 中断响应操作 总线请求及响应操作
12. DEN 在 T4 状 态的中间变为高 电平，数据收发 器与总线断开。
例： 假设 (DS )=3000H, (BX)=500CH, (3500CH)=9AH 执行 MOV AL, [ BX ]
寄存器组 AH AL AX BH BL BX CH CL CX DH DL DX
SI DI BP SP
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2.总线保持 系统工作在最小模式时,如果CPU以外的其它模块(如DMA)需要占用总 线,就会向CPU提出请求; CPU收到请求后,如果同意让出总线使用权,就会向请求模块发出响应 信号,此时请求模块占用总线; 请求模块用完总线后将总线控制权还给CPU。
图2.14 最小模式系统中总线保持请求与响应时序（自学）
总线操作：CPU通过总线完成与存储器、I/O端口之间的操作。
时钟周期：又称为一个“T”状态，是微处理器工作的最小时间单 位。
指令周期：执行一条指令所需要的时间。
总线周期：完成一次对存储器或I/O端口的操作所需要的时间。 总线读操作：CPU从存储器或者外设端口读取数据。 总线写操作：CPU把数据写入存储器或者外设端口。