work6超大规模集成电路课堂作业

中南大学大规模集成电路考试及答案合集————————————————————————————————作者：————————————————————————————————日期：---○---○--- 学 院专业班级学 号姓 名………… 评卷密封线 ……………… 密封线内不要答题，密封线外不准填写考生信息，违者考试成绩按0分处理 ……………… 评卷密封中南大学考试试卷 时间110分钟题 号一 二 三 合 计得 分评卷人2013 ~2014 学年一学期大规模集成电路设计课程试题 32学时，开卷，总分100分，占总评成绩70 %一、填空题(本题40分，每个空格1分)1. 所谓集成电路，是指采用 ，把一个电路中所需的二极管、 、电阻、电容和电感等元件连同它们之间的电气连线在一块或几块很小的 或介质基片上一同制作出来，形成完整电路，然后 在一个管壳内，成为具有特定电路功能的微型结构。

2. 请写出以下与集成电路相关的专业术语缩写的英文全称：ASIC ： ASSP ： LSI ： 3. 同时减小 、 与 ，可在保持漏源间电流不变的前提下减小器件面积，提高电路集成度。

因此，缩短MOSFET 尺寸是VLSI 发展的趋势。

4. 大规模集成电路的设计流程包括：需求分析、 设计、体系结构设计、功能设计、 设计、可测性设计、 设计等。

5. 需求规格详细描述系统顾客或用户所关心的内容，包括 及必须满足的 。

系统规格定义系统边界及系统与环境相互作用的信息，在这个规格中，系统以 的方式体现出来。

6. 根据硬件化的目的（高性能化、小型化、低功耗化、降低成本、知识产权保护等）、系统规模/性能、 、 、 等确定实现方法。

7. 体系结构设计的三要素为： 、 、 。

8. 高位综合是指从 描述自动生成 描述的过程。

与人工设计相比，高位综合不仅可以尽可能地缩短 ，而且可以生成在面积、性能、功耗等方面表现出色的电路。

9. 逻辑综合就是将 变换为 ，根据 或 进行最优化，并进行特定工艺单元库 的过程。

1+X集成电路理论练习题含参考答案一、单选题（共40题，每题1分，共40分）1、在电子产品测试中需保证测试环境稳定，其中使用环境稳定是指（）。

A、使用人员操作得当B、硬件的工作参数稳定C、软件的工作参数稳定D、模拟真实用户使用时的场景正确答案：D2、以全自动探针台为例，关于上片的步骤，下列所述正确的是：( )。

A、打开盖子→花篮放置→花篮下降→花篮到位→花篮固定→合上盖子B、打开盖子→花篮放置→花篮到位→花篮下降→花篮固定→合上盖子C、打开盖子→花篮放置→花篮下降→花篮固定→花篮到位→合上盖子D、打开盖子→花篮放置→花篮固定→花篮下降→花篮到位→合上盖子正确答案：D答案解析：以全自动探针台为例，上片的步骤为：打开盖子→花篮放置→花篮固定→花篮下降→花篮到位→合上盖子。

3、转塔式分选机设备进行编带后，进入( )环节。

A、上料B、测试C、外观检查D、真空包装正确答案：C答案解析：转塔式分选机设备芯片检测工艺的操作步骤一般为：上料→测试→编带→外观检查→真空包装。

4、通常情况下，一个内盒中装入的DIP管装芯片( )颗。

A、3000B、1000C、5000D、2000正确答案：D答案解析：一般情况下，一个内盒中装入的DIP管装芯片2000颗。

5、元器件的引线直径与印刷焊盘孔径应有（）的合理间隙。

A、0.1~0.4mmB、0.2~0.3mmC、0.1~0.3mmD、0.2~0.4mm正确答案：D6、在电子电路方案设计中最简单的显示平台是（）。

A、OLEDB、LCDC、LEDD、数码管正确答案：C7、平移式分选机进行料盘上料时，在上料架旁的红色指示灯亮的含义是( )。

A、上料机构故障B、上料架上有料盘C、上料架上有空料盘D、上料架上没有料盘正确答案：B答案解析：平移式分选机进行料盘上料时，上料架上是否有料盘可以通过上料架旁的传感器进行检测。

当传感器指示灯为红色时，表明上料架上还有料盘，可以继续进行上料，当传感器指示灯为绿色时，表明上料架上无料盘，停止上料。

人教版英语课堂作业好的，以下为您生成20 个关于人教版英语的相关内容，包括释义、短语、单词、用法和双语例句：---1. **单词**：beautiful- **释义**：美丽的；出色的；迷人的- **用法**：常用来形容人、事物或地方具有吸引力和令人愉悦的外观或特质。

- **短语**：a beautiful girl （一个美丽的女孩）；beautiful scenery （美丽的风景）- **例句**：The flower is very beautiful. （这朵花非常美丽。

）She has a beautiful smile. （她有一个美丽的微笑。

）2. **单词**：interesting- **释义**：有趣的；引起兴趣的- **用法**：形容事物能够吸引人的注意力，使人感到好奇或愉悦。

- **短语**：an interesting book （一本有趣的书）；interesting story （有趣的故事）- **例句**：This movie is very interesting. （这部电影非常有趣。

）The class is interesting. （这堂课很有趣。

）3. **单词**：difficult- **释义**：困难的；艰难的；不易相处的- **用法**：指需要付出较大努力、技能或时间才能完成或理解的。

- **短语**：a difficult problem （一个难题）；difficult task （艰巨的任务）- **例句**：The math problem is difficult. （这道数学题很难。

）Learning a new language is difficult. （学习一门新语言是困难的。

）4. **单词**：easy- **释义**：容易的；舒适的；不费力的- **用法**：与“difficult”相反，表示事情容易完成或理解。

- **短语**：an easy job （一份容易的工作）；easy way （简单的方法）- **例句**：This test is easy. （这次测试很容易。

题目1十六进制数的基数为16，能用到的数字符号是______。

选择一项：a. 0，1，2，3，4，5，6，7，8，9，A，B，C，D，E，Fb. 0，1，2，3，4，5，6，7，8，9，10，11，12，13，14，15，16c. A，B，C，D，E，F，G，H，I，J，K，L，M，N，O，Pd. 0，1，2，3，4，5，6，7，8，9，10，11，12，13，14，15反馈正确答案是：0，1，2，3，4，5，6，7，8，9，A，B，C，D，E，F题目2在第四代计算机期间内开始采用了______。

选择一项：a. 中规模和小规模的集成电路b. 大规模和超大规模的集成电路c. 电子管元器件d. 晶体管元器件反馈正确答案是：大规模和超大规模的集成电路题目3同一台计算机，安装不同的应用软件或连接到不同的设备，就可完成不同的任务，这是指计算机具有______。

选择一项：a. 逻辑判断能力b. 通用性c. 自动控制能力d. 高速运算能力反馈正确答案是：通用性题目4各种计算机中，字符的ASCII码不完全相同。

但是对英文26个字母而言，其大写字母与小写字母的序号的相对位置是不变的。

下面的说法正确的是______。

选择一项：a. 小写字母a的序号比写大字母A的序号小32b. 大写字母A的序号紧跟在小写字母a的序号后面c. 大写字母A的序号比小写字母a的序号小32d. 小写字母a的序号紧跟在大写字母A的序号后面反馈正确答案是：大写字母A的序号比小写字母a的序号小32题目5计算机内存比外存______。

选择一项：a. 虽贵但能存储更多的信息b. 存取速度快c. 存储容量大d. 便宜反馈正确答案是：存取速度快题目6下列说法中正确的是______。

选择一项：a. Windows98属于高级语言b. 绘图仪是一种输出设备c. 显示器性能越好，运算速度越高d. 主机包括CPU、电源、硬盘、内存反馈正确答案是：绘图仪是一种输出设备题目7下列存储器中，属于内部存储器的是______。

中大规模集成电路及应用第一章↗微电子学✍微电子学是研究固体（主要是半导体）材料上构成的微小型化电路、子系统及系统的电子学分支。

✍作为电子学的一门分支学科，主要是研究电子或离子在固体材料中的运动规律及其应用，并利用它实现信号处理功能的学科。

↗集成电路：↗Integrated Circuit，缩写IC✍是指通过一系列特定的加工工艺，将晶体管、二极管等有源器件和电阻、电容等无源器件，按照一定的电路连接集成在一块半导体单晶片（如硅或砷化镓）或陶瓷基片上，作为一个不可分割的整体执行某一特定功能的电路组件。

↗集成电路设计与制造的主要流程框架设计创意+ 仿真验证集成电路芯片设计过程流程图↗摩尔定律✍基于市场竞争，不断提高产品的性能价格比是微电子技术发展的动力。

✍在新技术的推动下，集成电路自发明以来，其集成度每三年提高4倍，而加工特征尺寸缩小倍。

✍是由Intel公司创始人之一Gordon E. Moore博士1965年总结的规律，被称为摩尔定律。

集成电路分类↗集成电路的分类✍按器件结构类型✍按集成电路规模✍按结构形式✍按电路功能✍按应用领域按器件结构类型分类↗双极集成电路：主要由双极晶体管构成(优点是速度高、驱动能力强，缺点是功耗较大、集成度较低)✍NPN型双极集成电路✍PNP型双极集成电路↗金属-氧化物-半导体(MOS)集成电路：主要由MOS晶体管(单极晶体管)构成✍NMOS✍PMOS✍CMOS(互补MOS)↗双极-MOS(BiMOS)集成电路(功耗低、集成度高，随着特征尺寸的缩小，速度也可以很高)：同时包括双极和MOS晶体管的集成电路为BiMOS集成电路，综合了双极和MOS器件两者的优点，但制作工艺复杂按集成电路规模分类↗度：每块集成电路芯片中包含的元器件数目↗小规模集成电路(Small Scale IC，SSI)↗中规模集成电路(Medium Scale IC，MSI)↗大规模集成电路(Large Scale IC，LSI)↗超大规模集成电路(Very Large Scale IC，VLSI)↗特大规模集成电路(Ultra Large Scale IC，ULSI)↗巨大规模集成电路(Gigantic Scale IC，GSI）按结构形式的分类↗单片集成电路：✍它是指电路中所有的元器件都制作在同一块半导体基片上的集成电路✍在半导体集成电路中最常用的半导体材料是硅，除此之外还有GaAs等↗混合集成电路：✍厚膜集成电路✍薄膜集成电路按电路功能分类↗数字集成电路(Digital IC)：它是指处理数字信号的集成电路，即采用二进制方式进行数字计算和逻辑函数运算的一类集成电路↗模拟集成电路(Analog IC)：它是指处理模拟信号(连续变化的信号)的集成电路✍线性集成电路：又叫做放大集成电路，如运算放大器、电压比较器、跟随器等✍非线性集成电路：如振荡器、定时器等电路↗数模混合集成电路(Digital - Analog IC) ：例如数模(D/A)转换器和模数(A/D)转换器等第二章半导体固体材料：超导体: 大于106(Ωcm)-1导 体: 106~104(Ωcm)-1半导体: 104~10-10(Ωcm)-1绝缘体: 小于10-10(Ωcm)-1从导电特性和机制来分：不同电阻特性、不同输运机制1. 半导体的结构原子结合形式：共价键形成的晶体结构： 构 成 一 个正四面体， 具 有 金 刚 石 晶 体 结 构半导体的结合和晶体结构半导体有元素半导体，如：Si 、Ge化合物半导体，如：GaAs 、InP 、ZnS2. 半导体中的载流子：能够导电的自由粒子本征半导体：n=p=ni电子：Electron ，带负电的导电载流子，是价电子脱离原子束缚 后形成的自由电子，对应于导带中占据的电子空穴：Hole ，带正电的导电载流子，是价电子脱离原子束缚 后形成的电子空位，对应于价带中的电子空位4.半导体的掺杂受 主 掺 杂、施 主 掺 杂施主：Donor ，掺入半导体的杂质原子向半导体中提供导电的电子，并成为带正电的离子。

电路性能：PROBLEM 1. Consider an isolated 2mm long and 1μm wide M1(Metal1)wire over a silicon substrate driven by an inverter that has zero resistance and parasitic output capccitance. How will the wire delay change for the following cases? Explain your reasoning in each case.a. If the wire width is doubled.b. If the wire length is halved.c. If the wire thickness is doubled.d. If thickness of the oxide between the M1 and the substrate is doubled. PROBLEM 2. A two-stage buffer is used to drive a metal wire of 1 cm. The first inverter is of minimum size with an input capacitance C i=10 fF and an internalpropagation delay t p0=50 ps and load dependent delay of 5ps/fF. The width of the metal wire is 3.6 μm. The sheet resistance of the metal is 0.08 Ω, the capacitance value is 0.03 fF/μm2 and the fringing field capacitance is0.04fF/μm.a. What is the propagation delay of the metal wire?b. Compute the optimal size of the second inverter. What is the minimum delay through the buffer?PROBLEM 3. An NMOS transistor is used to charge a large capacitor, as shown the following Figure. The minimum size device, (0.25/0.25) for NMOS and (0.75/0.25) for PMOS, has the on resistance 35 kΩ.a. Determine the t pLH of this circuit, assuming an ideal step from 0 to 2.5V at the input node.b. Assume that a resistor R S of 5 kΩ is used to discharge the capacitance toground. Determine t pHL.c. The NMOS transistor is replaced by a PMOS device, sized so that k p is equal to the k n of the original NMOS. Will the resulting structure be faster? Explain why or why not.PROBLEM 4．The figure below assembles a RTL circuit where the active device is a NMOS transistor which has a resistive load. Assume the switch model behavior of the NMOS transistor. When V in <1.25V, the resistance of the transistor is infinite. When V in ≥1.25V, the transistor can be modeled as having a resistance of 150 ohms.A. Determine the values for V OH and V OL . Explain your answer.B. Calculate t pLH and t pHL to obtain the average propagation delay, t p .Solution:Vin 50fFPROBLEM 5. The next figure shows two implementations of MOS inverters. The first inverter uses only NMOS transistors.a. Calculate V OH, V OL, V th for each case.b. Find V IH, V IL, N ML and N MH for each inverter and comment on the results. How can you increase the noise margins and reduce the undefined region? 0.25um CMOS工艺(L=Lmin) MOS管参数Problem 6: We want to design a minimum sized CMOS inverter with 0.25um process( =0.12um). The minimum sized NMOS transistor ’s layers are listed and shown below in Figure below.A. Determine and list the following:a. Minimum Transistor Lengthb. Minimum Transistor Widthc. Minimum Source/Drain Aread. Minimum Source/Drain PerimeterPlease list the design rules you come across that lead to your results.B. We desire the minimum sized CMOS inverter with a symmetrical VTC (V Th =V DD /2) in the 0.25um technology. Calculate the following for the pull-up PMOS transistor in the design.a. Minimum Transistor Lengthb. Minimum Transistor Widthc. Minimum Source/Drain Aread. Minimum Source/Drain PerimeterAssume the following:V DD = 2.5V, and refer to the tables in the below.C. Using the same minimum size inverter from part B, determine the input capacitance (i.e. the load it presents when driven) and the total load capacitance that the inverter presents.D. Calculate t pLH and t pHL to obtain the average propagation delay, t p .Rules are:i) Poly minimum width = 0.24umii) Minimum active width = 0.36umiii) Minimum contact size = 0.24um*0.24umiv) Minimum spacing from contact to gate = 0.24umv) Active enclosure of contact = 0.12umAnswer:A:a. L = 0.24umb. W = 0.48umc. L drain = 0.24um+0.24um+0.12um = 0.6umA D =A S = 0.48 * 0.6um = 0.288 um 2d. P D =P S =0.6um*2+0.48um = 1.68umB:2n T0,Th Th p T0,DD p n R R R p T0,DD n T0,Th V V V V V k k 得出k k 11k 1)V (V V V ⎪⎪⎭⎫ ⎝⎛--+==+⋅++=查表得出一下参数：V T0p = -0.43V V T0n = 0.4V K n ’=115×10-6 A/V 2 K p ’=30×10-6A/V 2 另：L=0.24um, W n =0.48um带入上述公式计算得出：K R =0.965 W p =1.907umWe assume u n =2.5u p and can calculatea. Lp=0.24µmb. W p = 1.907 µmc. A D = 1.907µm *0.6µm =1.1442 µm 2d. P D = 2*0.6µm +1.2µm =3.107 µmC:NMOS:C gn = C ox L n W n = 0.6912 fFNMOS 管衬底接0V ，输出从1→0(V 1=-2.5V 变为V 2=-1.25V)：()()()[]()()()[]0.615264fFC C C fF0.2869940.61281.68K C P C 0.44m 0.61V φV φm)(1V V φK fF 32832057022880K C A C 0.5m 0.57V φV φm)(1V V φK dbsw db dbn1eqsw j D dbsw m 11bsw m 12bsw 12m bsw eq eq j D db m 11b m 12b 12m b eq =+==⨯⨯====---⋅----==⨯⨯====---⋅----=----.0侧壁：...底部：输出从0→1(V 1=0V 变为V 2=-1.25V)：()()()[]()()()[]fF0.836064C C C fF0.3810240.81281.68K C P C 0.44m 0.81V φV φm)(1V V φK fF 0.455040.7920.288K C A C 0.5m 0.79V φV φm)(1V V φK dbsw db dbn2eqsw j D dbsw m 11bsw m 12bsw 12m bsw eq eq j D db m 11b m 12b 12m b eq =+==⨯⨯====---⋅----==⨯⨯====---⋅----=----.0侧壁：底部：PMOS:C gp = C ox L p W p ) =2.74608 fFPMOS 管衬底接2.5V ，输出从1→0(V 1= 0V 变为V 2=-1.25V)：()()()[]()()()[]fF2C C C fF0.58784440.8622K C P C 0.32m 0.86V φV φm)(1V V φK fF 10.7911K C A C 0.48m 0.79V φV φm)(1V V φK dbsw db dbp1eqsw j D dbsw m 11bsw m 12bsw 12m bsw eqsw eq j D db m 11b m 12b 12m b eq 3052886..0109.3侧壁：7174442.9.1442.=+==⨯⨯====---⋅----==⨯⨯====---⋅----=----底部：输出从0→1(V 1=-1.25V 变为V 2= -2.5V)：()()()[]()()()[]fF1.7614342C C C fF0.4787860.70.223K C P C 0.32m 0.7V φV φm)(1V V φK fF 10.591.91K C A C 0.48m 0.59V φV φm)(1V V φK dbsw db dbp2eqsw j D dbsw m 11bsw m 12bsw 12m bsw eqsw eq j D db m 11b m 12b 12m b eq =+==⨯⨯====---⋅----==⨯⨯====---⋅----=----109.侧壁：2826482.1442.底部：如果m 以0.5计算：NMOS 管衬底接0V ，输出从1→0(V 1=-2.5V 变为V 2=-1.25V)：()()()[]0.596448fFC C C fF0.268120.57281.68K C P C fF 32832057022880K C A C 0.57V φV φm)(1V V φK K dbsw db dbn1eqsw j D dbsw eq j D db m 11b m 12b 12m b eqsw eq =+==⨯⨯===⨯⨯===---⋅----==--.0...底部： 输出从0→1(V 1=0V 变为V 2=-1.25V)：()()()[]fF0.826656C C C fF0.3716160.79281.68K C P C fF0.455040.7920.288K C A C 0.79V φV φm)(1V V φK K dbsw db dbn2eqsw j D dbsw eq j D db m 11b m 12b 12m b eqsw eq =+==⨯⨯===⨯⨯===---⋅----==--.0底部：PMOS 管衬底接2.5V ，输出从1→0(V 1= 0V 变为V 2=-1.25V)：()()()[]fF 2C C C fF0.54034420.7922K C P C fF1.71744420.79911K C A C 0.79V φV φm)(1V V φK K dbsw db dbp1eqsw j D dbsw eq j D db m 11b m 12b 12m b eqsw eq 2577884..0109.3.1442.=+==⨯⨯===⨯⨯===---⋅----==--底部：输出从0→1(V 1=-1.25V 变为V 2= -2.5V)：()()()[]fF 1.6290372C C C fF0.38986860.570.22K C P C fF10.571.91K C A C 0.57V φV φm)(1V V φK K dbsw db dbp2eqsw j D dbsw eq j D db m 11b m 12b 12m b eqsw eq =+==⨯⨯===⨯⨯===---⋅----==--109.32391686.1442.底部：D ：C load 计算：C load =C wire +C g +C gd,n +C gd,p +C db,n +C db,p≈C g +C db,n +C db,pC g = C gn + C gp =0.6912+2.74608=3.43728 fF输出从1→0(V 1= 0V 变为V 2=-1.25V)：C load≈C g +C db,n +C db,p =6.3578326 fF16.32ps1V )V 4(V ln V V 2V )V (V k C A/V 10230k L W k DD T0n DD T0n DD T0n T0n DD n load PHL 26'n nn n =⎥⎦⎤⎢⎣⎡⎪⎪⎭⎫ ⎝⎛--+--=⨯=⨯=-τ 输出从0→1(V 1=-1.25V 变为V 2= -2.5V)：C load≈C g +C db,n +C db,p =6.0347782 fF15.33ps 1V )V 4(V ln V V V 2)V (V k C A/V 10238.375k L W k DD T0p DD T0pDD T0p T0pDD p load PLH 26'p p p p =⎥⎥⎦⎤⎪⎪⎭⎫ ⎝⎛--+⎢⎢⎣⎡--=⨯=⨯=-τ如果以m=0.5，则：输出从1→0(V 1= 0V 变为V 2=-1.25V)：C load≈C g +C db,n +C db,p =6.2915162 fF16.147ps1V )V 4(V ln V V 2V )V (V k C DD T0n DD T0n DD T0n T0n DD n load PHL =⎥⎦⎤⎢⎣⎡⎪⎪⎭⎫ ⎝⎛--+--=τ 输出从0→1(V 1=-1.25V 变为V 2= -2.5V)：C load≈C g +C db,n +C db,p =5.8929732 fFps 1V )V 4(V ln V V V 2)V (V k C DD T0p DD T0p DD T0p T0pDD p load PLH 97.14=⎥⎥⎦⎤⎪⎪⎭⎫ ⎝⎛--+⎢⎢⎣⎡--=τ PROBLEM 7．We want to design a minimum sized CMOS inverter with 0.25um process(λ=0.12um) and desire the inverter with a symmetrical VTC (V Th =V DD /2) . The minimum sized NMOS transistor’s layers are shown as problem 6. Assume the following:V DD = 2.5V, and refer to the tables in the below.A. Determine the input capacitance (i.e. the load it presents when driven) and the total load capacitance that the inverter presents.B. Calculate t pLH and t pHL to obtain the average propagation delay, t p .PROBLEM 8. Sizing a chain of inverters.a. In order to drive a large capacitance (CL = 20 pF) from a minimum size gate (with input capacitance Ci = 10fF), you decide to introduce a two-staged buffer as shown in the following figure. Assume that the propagation delay of a minimum size inverter is 70 ps. Also assumethat the input capacitance of a gate is proportional to its size. Determine the sizing of the two additional buffer stages that will minimize the propagation delay.b. If you could add any number of stages to achieve the minimum delay, how many stages would you insert?What is the propagation delay in this case?c. Describe the advantages and disadvantages of the methods shown in (a) and (b).PROBLEM 9. Consider a CMOS inverter with the following parameters:V T0,n=1.0V V T0,p=-1.2V μn C ox=45uA/V2μp C ox=25uA/V2 (W/L)n=10 (W/L)p=20The power supply voltage is 5V, and the output load capacitance is 1.5pF.a. Calculate the rise time and the fall time of the output signal using average current method.b. Determine the maximum frequency of a periodic square-wave input signal so that the output voltage can still exhibit a full logic swing from 0V to 5V in each cycle.c. Calculate the dynamic power dissipation at this frequency.d. Assume that the output load capacitance is mainly dominated by fixedfan-out component( which are independent of W n and W p). We want tore-design the inverter so that the propagation delay times are reduced by 25%. Determine the required channel dimensions of the nMOS and the pMOS transistors. How does this re-design influence the switching (inversion) threshold?PROBLEM 10. Consider the following low swing driver consisting of NMOS devi ces M1 and M2. Assume that the inputs IN and IN’ have a 0V to 2.5V swing and that V IN = 0V when V IN’ = 2.5V and vice-versa. Also assume thatthere is no skew between IN and IN’ (i.e., the inverter delay to derive IN from IN is zero).a. What voltage is the bulk terminal of M2 connected to?b. What is the voltage swing on the output node as the inputs swing from 0V to2.5V. Show the low value and the high value.c. Assume that the inputs IN and IN have zero rise and fall times. Assume a zero skew between IN and IN’. Determine the low to high propagation delay for charging the output node measured from the the 50% point of the input to the 50% point of the output. Assume that the total load capacitance is 1pF, including the transistor parasitics.MOS管参数参照题4。

1. Shown below are buffer-chain designs.(1) Calculate the minimum delay of a chain of inverters for the overalleffective fan-out of 64/1.Solution ：由题可知：64=F 根据经验6.3=opt f 为最合适的值，所以6.364===N N F f ，所以24.3=N ，但是级数必须为整数所以取3=N ，又因为1=γ，所以：15)641(3,464303=+⨯===p p t t f ，所以时最合适4=f 。

(2) Using HSPICE and TSMC 0.18 um CMOS technology model with1.8 V power supply, design a circuit simulation scheme to verify themwith their correspondent parameters of N, f, and t p .Solution:根据（1）中计算知道三级最合适，所以验证如下：A ）、一级无负载测本征延时代码如下：.title buffer-chain 1.lib 'C:\synopsys\Hspice_D-2010.03-SP1\tsmc018\mm018.l' TT * set0.18um library.opt scale=0.1u * set lambda.options post=2 list.temp 27.global vddVdd vdd gnd 1.8vin vin 0 0.9 pulse 0 1.8 25n 5p 5p 49.99n 100n $频率为10MhzCl vout gnd 0f $Cg1=2.46fF，负载为CL=157.44fF.subckt inv in out wn=3.5 wp=10 t=7.5mn out in gnd gnd NCH l=2 w=wn ad='wn*t' pd='wn+2*t' as='wn*t' ps='wn+2*t'mp out in vdd vdd PCH l=2 w=wp ad='wp*t' pd='wp+2*t' as='wp*t' ps='wp+2*t'.endsX1 vin vout inv wn=3.5 wp=10 t=7.5.op.tran 5p 5n.meas tran voutmax max v(vout) from=5p to=5n.meas tran voutmin min v(vout) from=5p to=5n$一级.meas tran tphl1+trig v(vin)+val=0.9+rise=1+targ v(vout)+val='0.5*(voutmax-voutmin)+voutmin'+fall=1.meas tran tplh1+trig v(vin)+val=0.9+fall=1+targ v(vout)+val='0.5*(voutmax-voutmin)+voutmin'+rise=1.end1）一级无负载测得本征延时约为17ps；2）带上64倍Cg1大小的负载测得延时为750.35ps，是本征延时的44倍B）、三级带负载测延时代码如下：.title buffer-chain 3.lib 'C:\synopsys\Hspice_D-2010.03-SP1\tsmc018\mm018.l' TT * set 0.18um library.opt scale=0.1u * set lambda.options post=2 list.temp 27.global vdd.param fan=4Vdd vdd gnd 1.8vin vin 0 0.9 pulse 0 1.8 25n 5p 5p 49.99n 100nCl vout gnd 0f $Cg1=2.46fF，负载为CL=157.44fF.subckt inv in out wn=3.5 wp=10 t=7.5mn out in gnd gnd NCH l=2 w=wn ad='wn*t' pd='wn+2*t' as='wn*t' ps='wn+2*t'mp out in vdd vdd PCH l=2 w=wp ad='wp*t' pd='wp+2*t' as='wp*t' ps='wp+2*t'.endsX1 vin 2 inv wn=3.5 wp=10 t=7.5X2 2 3 inv wn='fan*3.5' wp='fan*10' t=5X3 3 vout inv wn='fan*fan*3.5' wp='fan*fan*10' t=5.op.tran 50p 500n.meas tran voutmax max v(vout) from=50p to=500n.meas tran voutmin min v(vout) from=50p to=500n$三级.meas tran tphl3+trig v(vin)+val=0.9+rise=1+targ v(vout)+val='0.5*(voutmax-voutmin)+voutmin'+fall=1.meas tran tplh3+trig v(vin)+val=0.9+fall=1+targ v(vout)+val='0.5*(voutmax-voutmin)+voutmin'+rise=11）带上64倍Cg1大小的负载测得延时为174.6ps ，是本征延时的10.27倍总结如下：经过调整参数近似时每一级的1=γ，所以经过手工计算得到一级带负载和三级带负载的延时比值为：2344.065151300==p p t t tp tp ，而仿真得到的结果为2327.035.7506.174=，所以符合手工计算的比值，同理其他级的延时代码也是如上的写法，经过仿真得到三级延时最小。

超大规模集成电路2017年秋段成华老师第三次作业(总6页)--本页仅作为文档封面，使用时请直接删除即可----内页可以根据需求调整合适字体及大小--Assignment 3ing HSPICE and TSMC µm CMOS technology model with V power supply,plot the subthreshold current I DSUB versus V BS, and the saturation current I DSATversus V BS for an NMOS device with W=400 nm and L=200 nm. Specify the range for V BS as 0 to – V. Explain the results.I DSUB和V BS的图如下图所示I DSAT versus V BS如下图所示：从图中可以看出，随着V BS的增加I DS在逐渐减小，其中亚阈值区域电流越来越接近0，从而使得NMOS的阈值电压上升，原先的阈值电压出在亚阈值趋于应有电流，但是现在已经没有了。

这主要是因为当在源与体之间加上一个衬底偏置电压V SB时，使得源极与衬底之间形成的寄生二极管正向导通，产生一个漏电流，使得I DS减小。

同时，它使强反型所要求的表面电势增加并且变为|−2ΦF+V SB|,从而使得NMOS导通所需要的阈值电压增大，验证了衬偏调制效应。

V T=V T0+γ(√|−2ΦF+V SB|−√|2ΦF|)。

阈值电压比没有衬偏的大。

* SPICE INPUT FILE: ID-VBS.param Supply= * Set value of Vdd.lib 'C:\synopsys\\tsmc018\' TT * Set library.opt scale= * Set lambda*.model pch PMOS level=49 version=*.model nch NMOS level=49 version=mn Vdd gaten Gnd bn nch l=2 w=4 ad=20 pd=4 as=20 ps=4Vdd Vdd 0 'Supply'Vgsn gaten Gnd dcVbsn bn Gnd dc.dc Vbsn 0 -2 Vgsn.print dc I1(mn).ending HSPICE and TSMC um CMOS technology model with V power supply,plot log I DS versus V GS while varying V DS for an NMOS device with L=200 nm, W=800 nm and a PMOS with L=200 nm, W= 2 µm. Explain the results.图中红线表示NMOS的I DS对V GS的曲线，从图中可以看出，随着V GS的增大I DS的电流先为0，到后来逐渐增大，最后I DS对V GS的关系接近一个线性变化，且NMOS的导通电压约为，当V GS=的时候NMOS导通。

目录1．目的与任务 (2)2.教学内容基要求 (2)3.设计的方法与计算分析 (2)3.1 74HC139芯片简介 (3)3.2电路设计 (4)3.3功耗与延迟估算 (13)4.电路模拟 (15)4.1直流分析 (16)4.2 瞬态分析 (17)4.3 功耗分析 (19)5.版图设计 (21)5.1 输入级的设计 (21)5.2 内部反相器的设计 (21)5.3输入和输出缓冲门的设计 (22)5.4内部逻辑门的设计 (22)5.5输出级的设计 (23)5.6连接成总电路图 (24)5.3版图检查 (24)6.总图的整理 (25)7.经验与体会 (26)8.参考文献 (27)附录A 电路原理图总图（一半） (28)附录B 总电路版图（无焊盘） (29)附录C总电路版图（加焊盘） (30)集成电路课程设计1. 目的与任务本课程设计是《集成电路分析与设计基础》的实践课程，其主要目的是使学生在熟悉集成电路制造技术、半导体器件原理和集成电路分析与设计基础上，训练综合运用已掌握的知识，利用相关软件，初步熟悉和掌握集成电路芯片系统设计→电路设计及模拟→版图设计→版图验证等正向设计方法。

2. 教学内容基本要求2.1课程设计题目及要求器件名称：含两个2-4译码器的74HC139芯片 要求电路性能指标：⑴可驱动10个LSTTL 电路（相当于15pF 电容负载）； ⑵输出高电平时，OH I ≤20uA,min,OH V =4.4V; ⑶输出低电平时，OLI ≤4mA ，manOL V , =0.4V⑷输出级充放电时间r t =f t ，pd t＜25ns ；⑸工作电源5V ，常温工作，工作频率work f =30MHZ ，总功耗max P =15mW 。

2.2课程设计的内容 1. 功能分析及逻辑设计； 2. 电路设计及器件参数计算； 3. 估算功耗与延时； 4. 电路模拟与仿真； 5. 版图设计；6. 版图检查：DRC 与LVS ；7. 后仿真(选做)；8. 版图数据提交。

Assignment 1:冉文浩2017180136260161.Give a formal or descriptive definition for each of the following terms.●ITRS,1●Gate-Equivalent,1●Technology Nodes,1●Feature size,1●IC design complexity sources,1 ●Behavioral representation,1●Abstraction hierarchy,1●IC design,1●Synthesis,1●Refinement,1●System-level synthesis,1●Logic synthesis,1●Layout synthesis,1●Partial design tree,●Design window,1●Digital design space,1●Static timing analysis,1●Behavioral simulation,1●Post place and routesimulation,1●Composition-based approach.12.Access the Internet for information about Daniel D. Gajski’s “Y-c hart”methodology for integrated circuits design. According to your investigation of the related research papers and/or technical reports, please summarize the “Y-c hart”theory, including (1) design representation domains, (2) design abstraction hierarchy and (3) design activities. References must be listed at the end of your report.3.Write a summary in Chinese of the paper “A New Ear in Advanced IC Design” (inless than 200 characters).1. Give a formal or descriptive definition for each of the following terms.ITRS：International Technology Roadmap for Semiconductor(国际半导体技术发展路线图)Gate-Equivalent：A gate equivalent (GE) stands for a unit of measure which allows to specify manufacturing-technology-independent complexity of digital electronic circuits. It corresponds to a two input NAND gateTechnology Nodes：DRAM 结构里第一层金属的金属间距(pitch)的一半Feature size：roughly half the length of the smallest transistor(芯片上的最小物理尺寸)IC design complexity sources: It includes four main metrics：reliability、cost、performance and power consumption. It also includes four complexity sources：large size、variability and reliability、power dissipation and heterogeneity.Behavioral representation: Represents a design as a black box and its outputs in terms of its input and time. Indicates no geometrical information or structure information. Tables the form of text, math or algorithm.Abstraction hierarchy：Abstraction hierarchies are a human invention designed to assist people in engineering every complex systems by ignoring unnecessary details.A set of interrelated representation levels that allow a system to be represented in varying amounts of details. It includes six levels：system level、chip/algorithm level、RTL、logic gate level、circuit level、layout/silicon levelIC design: An integrated circuit is a set of electronic circuits on one small flat piece (or "chip") of semiconductor material, normally silicon.(在以小片半导体材料上面设计大量的集成电路)Synthesis：将高层次的信息转换成低层次的描述，具体是指将行为域的信息转换成结构域的信息。