集成电路设计基础作业题解答
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集成电路芯片基础知识单选题100道及答案解析
集成电路芯片基础知识单选题100道及答案解析1. 集成电路芯片的基本组成单元是（）A. 晶体管B. 电阻C. 电容D. 电感答案：A解析：晶体管是集成电路芯片的基本组成单元。
2. 以下哪种材料常用于集成电路芯片的制造？（）A. 铜B. 铝C. 硅D. 银答案：C解析：硅是目前集成电路芯片制造中最常用的材料。
3. 集成电路芯片的集成度是指（）A. 芯片中晶体管的数量B. 芯片的面积C. 芯片的性能D. 芯片的价格答案：A解析：集成度通常指芯片中晶体管的数量。
4. 以下哪种工艺技术常用于提高集成电路芯片的性能？（）A. 缩小晶体管尺寸B. 增加晶体管数量C. 降低工作电压D. 以上都是答案：D解析：缩小晶体管尺寸、增加晶体管数量和降低工作电压都可以提高集成电路芯片的性能。
5. 集成电路芯片的设计流程中，不包括以下哪个步骤？（）A. 系统规格定义B. 逻辑设计C. 封装测试D. 物理设计答案：C解析：封装测试是芯片制造完成后的环节，不属于设计流程。
6. 芯片中的布线主要用于（）A. 连接晶体管B. 存储数据C. 控制电流D. 提高速度答案：A解析：布线的作用是连接芯片中的晶体管等元件。
7. 以下哪种类型的集成电路芯片应用最广泛？（）A. 数字芯片B. 模拟芯片C. 混合信号芯片D. 射频芯片答案：A解析：数字芯片在计算机、通信等领域应用广泛。
8. 集成电路芯片的工作频率主要取决于（）A. 晶体管的开关速度B. 芯片的面积C. 电源电压D. 封装形式答案：A解析：晶体管的开关速度决定了芯片的工作频率。
9. 以下哪个不是集成电路芯片制造中的光刻工艺步骤？（）A. 涂胶B. 曝光C. 刻蚀D. 封装答案：D解析：封装不属于光刻工艺步骤。
10. 芯片的功耗主要由以下哪种因素决定？（）A. 工作电压B. 工作频率C. 晶体管数量D. 以上都是答案：D解析：工作电压、工作频率和晶体管数量都会影响芯片的功耗。
11. 集成电路芯片的可靠性与以下哪个因素无关？（）A. 制造工艺B. 工作环境C. 芯片价格D. 封装质量答案：C解析：芯片价格不影响其可靠性。
1+X集成电路理论习题库(附参考答案)
1+X集成电路理论习题库（附参考答案）一、单选题（共39题，每题1分，共39分）1.如果焊接面上有（），不能生成两种金属材料的合金层。
A、阻隔浸润的污垢B、氧化层C、没有充分融化的焊料D、以上都是正确答案：D2.激光打字在打标前需要调整（）的位置。
A、场镜和收料架B、场镜和光具座C、显示器和收料架D、光具座和显示器正确答案：B3.进行芯片检测工艺中的编带外观检查时，其步骤正确的是（）。
A、编带固定→固定卷盘→归纳放置→检查外观→编带回料B、归纳放置→固定卷盘→检查外观→编带回料→编带固定C、固定卷盘→归纳放置→检查外观→编带回料→编带固定D、检查外观→归纳放置→固定卷盘→编带回料→编带固定正确答案：B4.引线键合前一道工序是（）。
A、第二道光检B、晶圆切割C、芯片粘接D、晶圆清洗正确答案：C答案解析：晶圆贴膜→晶圆切割→晶圆清洗→第二道光检→芯片粘接→引线键合5.下列关于平移式分选机描述错误的是（）。
A、传送带将料架上层的料盘输送至待测区料盘放置的指定区域B、料盘输送到待测区的指定位置后，吸嘴从料盘上真空吸取芯片，然后转移至“中转站”C、等待芯片传输装置移动到“中转站”接收芯片并将芯片转移至测试区D、当待测区料盘上的芯片全部转移后，需要更换料盘，继续进行上料正确答案：A6.单晶硅生长完成后，需要进行质量检验，其中四探针法可以测量单晶硅的（）参数。
A、少数载流子寿命B、电阻率C、导电类型D、直径正确答案：B7.利用全自动探针台进行扎针测试时，关于上片的步骤，下列所述正确的是（）。
A、打开盖子→花篮放置→花篮下降→花篮到位→花篮固定→合上盖子B、打开盖子→花篮放置→花篮固定→花篮下降→花篮到位→合上盖子C、打开盖子→花篮放置→花篮下降→花篮固定→花篮到位→合上盖子D、打开盖子→花篮放置→花篮到位→花篮下降→花篮固定→合上盖子正确答案：B8.晶圆检测工艺中，在进行上片之前需要进行( )操作。
A、导片B、加温、扎针调试C、扎针测试D、打点正确答案：A答案解析：晶圆检测工艺流程：导片→上片→加温、扎针调试→扎针测试→打点→烘烤→外检→真空入库。
集成电路设计基础 课后答案
班级：通信二班姓名：赵庆超学号：200712012977，版图设计中整体布局有哪些注意事项？答：1版图设计最基本满足版图设计准则，以提高电路的匹配性能，抗干扰性能和高频工作性能。
2 整体力求层次化设计，即按功能将版图划分为若干子单元，每个子单元又可能包含若干子单元，从最小的子单元进行设计，这些子单元又被调用完成较大单元的设计，这种方法大大减少了设计和修改的工作量，且结构严谨，层次清晰。
3 图形应尽量简洁，避免不必要的多边形，对连接在一起的同一层应尽量合并，这不仅可减小版图的数据存储量，而且版图一模了然。
4 在构思版图结构时，除要考虑版图所占的面积，输入和输出的合理分布，较小不必要的寄生效应外，还应力求版图与电路原理框图保持一致（必要时修改框图画法），并力求版图美观大方。
8，版图设计中元件布局布线方面有哪些注意事项？答：1 各不同布线层的性能各不相同，晶体管等效电阻应大大高于布线电阻。
高速电路，电荷的分配效应会引起很多问题。
2 随器件尺寸的减小，线宽和线间距也在减小，多层布线层之间的介质层也在变薄，这将大大增加布线电阻和分布电阻。
3 电源线和地线应尽可能的避免用扩散区和多晶硅布线，特别是通过较大电流的那部分电源线和地线。
因此集成电路的版图设计电源线和地线多采用梳状布线，避免交叉，或者用多层金属工艺，提高设计布线的灵活性。
4 禁止在一条铝布线的长信号霞平行走过另一条用多晶硅或者扩散区布线的长信号线。
因为长距离平行布线的两条信号线之间存在着较大的分布电容，一条信号线会在另一条信号线上产生较大的噪声，使电路不能正常工作。
、5 压点离开芯片内部图形的距离不应少于20um，以避免芯片键和时，因应力而造成电路损坏。
集成电路设计基础作业解答(8～12)
1、 求N ＋硅NMOS 晶体管的阈值电压和体因子K 。
设t OX =0.1um ， N A ＝3×1018/cm 3。
多晶硅栅掺杂浓度N D ＝1020/cm 3。
氧化层和硅界面处单位面积的正离子电荷为1010cm -3 解答：（1）P 型衬底体因子OXA S C N q K ε2=，其中C q cm F cm N S A 1914318106.1/10854.89.11/103--⨯=⨯⨯=⨯=，，εmT C OXOXOX μεε1.09.30⨯==。
计算可得V K 13.29=（2）V T 有三部分组成：a 、平带电压V FB ；由两部分组成OXOXbulk poly FB C Q V -=-φ。
其中bulk poly -φ为栅多晶硅和体硅的功函数差；)ln(DA bulk poly N N q kT米势＝多晶硅费米势－硅体费=-φ Q ox 为界面电荷；b 、降落在栅氧上的电压OXA OX n A OX C QC Q Q V ≈+=；其中F S A S S A F A qN qN Q φεφεφ42)2(≈=c 、半导体表面势)ln(2iA F F F n N q kT＝是衬底费米势，其中φφφ。
所以得到F OXA OX OX bulk poly F OX FB thC QC Q V V V φφφ22+--=++=- 带入相应数值得到当没有衬底偏置效应时（V SB ＝0）阈值电压为V th ＝28.9V 阈值电压的通式为：)22(),(00F SB F th th SB th V K V V V V φφ-++=评注：这个的数字很不正常，一般电路中MOS 器件的阈值电压只有0.7～0.8V 左右。
体效应系数只有0.3左右。
产生这些偏差的原因是衬底浓度太高（3e1018）。
一般的衬底浓度只有1015～1016量级7.1 已知一自举反相器如图题7.1所示，其负载管的W/L ＝2，设其他参数委V T =0.7，V DD =5V ，k ’=1×10-5A/V 2, 忽略衬底偏置效应。
集成电路设计基础复习
1. 在P 衬底硅片上设计的PMOS 管可以分为n+层、SiO 2层、多晶硅层、金属层和N 井层。
2. 在集成电路设计中，制造厂商所给的工艺中有R □为它成为（方块电阻）。
3. MOS 管元件参数中的C ox 是栅极单位面积所具有的（电容值）。
4. 对于NMOS 而言，工作在饱和区中，其漏电流I D 等于（21()2D P ox GS TH WI C V V Lμ=-），不能使用β或K 来表示。
5. 对于PMOS 而言，工作在饱和区中，其漏电流I D 等于（21(||)2D P ox SG TH WI C V V Lμ=--），不能使用β或K 来表示。
6. 对于工作在饱和区的NMOS 而言，其g m 等于（2Dm GS THI g V V =-），只能有I D 和过驱动电压表示。
7. 对于工作在饱和区的NMOS 而言，其g m等于（m g =），只能有I D 、W 、L 以及工艺参数表示。
8. 根据MOS 管特征曲线划分的四个工作区域，可以作为MOS 电阻的区域为（深度三极管区）。
9. 根据MOS 管特征曲线划分的四个工作区域中，可以作为电流源的区域为（饱和区）。
10. 对于NMOS 而言，导电沟道形成，但没有产生夹断的外部条件为（V DS 小于V GS -V TH ）。
11. 差动信号的优点，能（有效抑制共模噪声），增大输出电压摆幅，偏置电路更简单和输出线性度更高。
12. 分析MOS 共栅放大电路，其电流增益约等于（1）。
13. 差动信号的优点，能有效抑制共模噪声，增大输出电压摆幅，偏置电路更简单和（输出线性度更高）。
14. 共源共栅电流镜如下图所示，当V X 电压源由大变小的过程中，M2和M3管，（M3）先退出饱和区。
1. 根据MOS管特征曲线划分的四个工作区域中，可以作为电流源的区域为（ B ）。
A 线性区B 饱和区C 截止区D 三极管区2. 根据MOS管特征曲线划分的四个工作区域中，可以作为MOS电阻的区域为（ A ）。
1+X集成电路理论练习题库及参考答案
1+X集成电路理论练习题库及参考答案一、单选题（共39题，每题1分，共39分）1.进行芯片检测工艺中的编带外观检查时，其步骤正确的是（）。
A、检查外观→归纳放置→固定卷盘→编带回料→编带固定B、固定卷盘→归纳放置→检查外观→编带回料→编带固定C、编带固定→固定卷盘→归纳放置→检查外观→编带回料D、归纳放置→固定卷盘→检查外观→编带回料→编带固定正确答案：D2.（）是指按照一定的方式将杂质掺入到半导体等材料中，改变材料电学性质，达到形成半导体器件的目的。
A、光刻B、掺杂C、刻蚀D、金属化正确答案：B答案解析：掺杂是指按照一定的方式将杂质掺入到半导体等材料中，改变材料电学性质，达到形成半导体器件的目的。
3.打点过程中，在显微镜下看到有墨点偏大出现时需要进行的操作是：( )。
A、调节打点器的旋钮B、调节打点的步进C、更换墨管D、更换晶圆正确答案：C答案解析：出现墨点大小点等情况时需更换墨管。
4.选择集成电路的关键因素主要包括（）。
A、性能指标B、工作条件C、性价比D、以上都是正确答案：D5.平移式设备芯片检测工艺流程中，上料之后的环节是( )。
A、测试B、分选C、真空包装D、外观检查正确答案：A答案解析：平移式分选机设备芯片检测工艺的操作步骤一般为：上料→测试→分选→外观检查→真空包装。
6.（）分选工序依靠主转盘执行，上料后主转盘旋转，每转动一格，都会将产品送到各个工位，每个工位对应不同的作用，包括上料位、光检位、旋转纠姿位、功能测试位等，从而实现芯片的测试与分选。
A、重力式分选机B、平移式分选机C、真空螺旋分选机D、转塔式分选机正确答案：D7.下列有关平移式分选机描述错误的是（）。
A、平移式分选机是采用测压手臂下压的压测方式进行的B、通过入料梭移动将芯片从待测区“中转站”转移至测试区，等待测压手臂吸取芯片进行测试。
C、收料时，为了确保料盘能平稳地放入，需要将收料架上的料盘向下压紧D、测试机通过GPIB将测试结果反馈给分选机，在分选机的显示界面显示测试结果并记录正确答案：C8.封装工艺中，在晶圆切割后的光检中环节发现的不良废品，需要做（）处理。
射频集成电路设计基础参考答案
=
C--C---e-2-q-
2
R2
;
而
Ceq
=
C----C-1---1+--C---C--s---s ≈ C----C-1---1-+-C---C--2---2
故有
Rp
≈
C-----1--C-+---1--C-----2
2
R2
以上推导均假设串并转换过程中电路 Q 值足够大 转换前后的电阻值之间仅为 Q2 的关系
yl2 = YL2 ⋅ Z2 = 2 + j0.565
经过 0.15λ 的传输线得到 B 点处的归一化导纳 yb2 ≈ 0.75 – j0.66
(3) B 点处的总导纳 YB = yb1 ⁄ Z1 + yb2 ⁄ Z2 = (1.85 – j1.62)×10–2 对 Z3 归一化得到 yb = 3.7 – j3.24 对应的归一化阻抗为 zb ≈ 0.15 + j0.135 实际阻抗和反射系数为
射频集成电路设计作业 1 参考答案
1. 在阻抗圆图上某一点 z 与圆图中心点 1+j0 连线的延长线上可以找到一点 y, 使得 y 与 z 到中心 点的距离相等 证明 y 点的阻抗读数即为 z 点阻抗所对应的导纳
令 z 点的反射系数为Γz y 点的反射系数为Γy 有Γy = –Γz 而 z 点和 y 点的阻抗分别为
而电容值保持不变
(2) 由 Q2 = ωC2R2 = ω-----C--1--s--R----s Q = ωCpRp = ω-----C----1e--q---R----s 及 Ceq = C----C-1---1+--C---C--s---s 可得
Q = ω-----C----1e--q---R----s = ω-----C--1--s--R----s C-----1--C--+--1--C-----s = Q21 + C-C----1s
重理工集成电路设计原理思考题、作业、提问答案大全
重理工集成电路设计原理思考题、作业、提问答案大全重理工集成电路设计原理思考题、作业、提问答案大全1-1思考题典型PN结隔离工艺与分立器件NPN管制造工艺有什么不同（增加了哪些主1-1-1.1-1-1.典型典型PNPN结隔离工艺与分立器件结隔离工艺与分立器件NPNNPN管制造工艺有什么不同管制造工艺有什么不同（）要工序要工序）？增加工序的的目的是什么？答：分立器件NPN管制造工艺：外延→一氧→一次光刻→B掺杂→二氧→二次光刻→P掺杂→三氧→三次光刻→金属化→四次光刻。
典型PN结隔离工艺：氧化→埋层光刻→埋层扩散→外延→二氧→隔离光刻→隔离扩散、推进（氧化）→基区光刻→基区扩散、再分布（氧化）→发射区光刻→发射区扩散、氧化→引线孔光刻→淀积金属→反刻金属→淀积钝化层→光刻压焊点→合金化及后工序。
增加的主要工序：埋层的光刻及扩散、隔离墙的光刻及扩散。
目的：埋层：1、减小串联电阻；2、减小寄生PNP晶体管的影响。
隔离墙：将N型外延层隔离成若干个“岛”，并且岛与岛间形成两个背靠背的反偏二极管，从而实现PN结隔离。
管的电极是如何引出的？集电极引出有什么特殊要求？1-1-2.NPN1-1-2.NPN管的电极是如何引出的？集电极引出有什么特殊要求？答：集成电路中的各个电极均从上表面引出。
要求：形成欧姆接触电极：金属与参杂浓度较低的外延层相接触易形成整流接触（金半接触势垒二极管）。
因此，外延层电极引出处应增加浓扩散。
典型PN结隔离工艺中隔离扩散为什么放在基区扩散之前而不放在基区扩1-1-3.1-1-3.典型典型PNPN结隔离工艺中隔离扩散为什么放在基区扩散之前而不放在基区扩散或发射区扩散之后？答：由于隔离扩散深度较深，基区扩散深度相对较浅。
放在基区扩散之前，以防后工序对隔离扩散区产生影响。
1-1作业典型PN结隔离工艺中器件之间是如何实现隔离的？1-1-1.1-1-1.典型典型PNPN结隔离工艺中器件之间是如何实现隔离的？答：在N型外延层中进行隔离扩散，并且扩穿外延层，与P型衬底连通，从而将N型外延层划分为若干个“岛”；同时，将隔离区接最低电位，使岛与岛之间形成两个背靠背的反偏二极管，从而岛与岛互不干涉、互不影响。
电子技术相关 《数字集成电路基础》作业答案
《数字集成电路基础》作业答案第一次作业1、查询典型的TTL与CMOS系列标准电路各自的VIH、VIL、VOH和VOL，注明资料出处。
2、简述摩尔定律的内涵，如何引领国际半导体工艺的发展。
第二次作业1、说明CMOS电路的Latch Up效应；请画出示意图并简要说明其产生原因；并简述消除“Latch-up”效应的方法。
答：在单阱工艺的MOS器件中（P阱为例），由于NMOS管源与衬底组成PN结，而PMOS 管的源与衬底也构成一个PN结，两个PN结串联组成PNPN结构，即两个寄生三极管(NPN 和PNP)，一旦有因素使得寄生三极管有一个微弱导通，两者的正反馈使得电流积聚增加，产生自锁现象。
影响：产生自锁后，如果电源能提供足够大的电流，则由于电流过大，电路将被烧毁。
消除“Latch-up”效应的方法：版图设计时：为减小寄生电阻Rs和Rw，版图设计时采用双阱工艺、多增加电源和地接触孔数目，加粗电源线和地线，对接触进行合理规划布局，减小有害的电位梯度；工艺设计时：降低寄生三极管的电流放大倍数：以N阱CMOS为例，为降低两晶体管的放大倍数，有效提高抗自锁的能力，注意扩散浓度的控制。
为减小寄生PNP管的寄生电阻Rs，可在高浓度硅上外延低浓度硅作为衬底，抑制自锁效应。
工艺上采用深阱扩散增加基区宽度可以有效降低寄生NPN管的放大倍数；具体应用时：使用时尽量避免各种串扰的引入，注意输出电流不易过大。
2、什么是器件的亚阈值特性，对器件有什么影响？答：器件的亚阈值特性是指在分析MOSFET时，当Vgs<Vth时MOS器件仍然有一个弱的反型层存在，漏源电流Id并非是无限小，而是与Vgs呈现指数关系，这种效应称作亚阈值效应。
影响：亚阈值导电会导致较大的功率损耗，在大型电路中，如内存中，其信息能量损耗可能使存储信息改变，使电路不能正常工作。
3、什么叫做亚阈值导电效应？并简单画出logI D-V GS特性曲线。
答：GS在分析MOSFET时，我们一直假设：当V GS下降到低于V TH时器件会突然关断。
(完整版)集成电路设计复习题及解答
集成电路设计复习题绪论1．画出集成电路设计与制造的主要流程框架。
2．集成电路分类情况如何？集成电路设计1．层次化、结构化设计概念，集成电路设计域和设计层次2．什么是集成电路设计？集成电路设计流程。
（三个设计步骤：系统功能设计逻辑和电路设计版图设计）3．模拟电路和数字电路设计各自的特点和流程4．版图验证和检查包括哪些内容？如何实现？5．版图设计规则的概念，主要内容以及表示方法。
为什么需要指定版图设计规则？6．集成电路设计方法分类？（全定制、半定制、PLD）7．标准单元/门阵列的概念，优点/缺点，设计流程8．PLD设计方法的特点，FPGA/CPLD的概念9．试述门阵列和标准单元设计方法的概念和它们之间的异同点。
10．标准单元库中的单元的主要描述形式有哪些？分别在IC设计的什么阶段应用？11．集成电路的可测性设计是指什么？Soc设计复习题1.什么是SoC？2.SoC设计的发展趋势及面临的挑战？3.SoC设计的特点?4.SoC设计与传统的ASIC设计最大的不同是什么？5.什么是软硬件协同设计？6.常用的可测性设计方法有哪些？7. IP的基本概念和IP分类8.什么是可综合RTL代码?9.么是同步电路，什么是异步电路，各有什么特点？10.逻辑综合的概念。
11.什么是触发器的建立时间（Setup Time），试画图进行说明。
12.什么是触发器的保持时间（Hold Time），试画图进行说明。
13. 什么是验证，什么是测试，两者有何区别？14.试画图简要说明扫描测试原理。
绪论1、 画出集成电路设计与制造的主要流程框架。
2、集成电路分类情况如何？集成电路设计1． 层次化、结构化设计概念，集成电路设计域和设计层次分层分级设计和模块化设计．将一个复杂的集成电路系统的设计问题分解为复杂性较低的设计级别，⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎩⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎨⎧⎪⎪⎪⎪⎩⎪⎪⎪⎪⎨⎧⎩⎨⎧⎩⎨⎧⎪⎪⎪⎪⎩⎪⎪⎪⎪⎨⎧⎪⎪⎪⎪⎪⎪⎩⎪⎪⎪⎪⎪⎪⎨⎧⎩⎨⎧⎪⎪⎪⎪⎩⎪⎪⎪⎪⎨⎧⎩⎨⎧⎪⎩⎪⎨⎧按应用领域分类数字模拟混合电路非线性电路线性电路模拟电路时序逻辑电路组合逻辑电路数字电路按功能分类GSI ULSI VLSI LSI MSI SSI 按规模分类薄膜混合集成电路厚膜混合集成电路混合集成电路B iCMOS B iMOS 型B iMOS CMOS NMOS PMOS 型MOS双极型单片集成电路按结构分类集成电路这个级别可以再分解到复杂性更低的设计级别；这样的分解一直继续到使最终的设计级别的复杂性足够低，也就是说，能相当容易地由这一级设计出的单元逐级组织起复杂的系统。
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第五次作业、改正图题所示TTL电路的错误。
如下图所示：解答：(a)、B•=0，A,B与非输出接基极，Q的发射极接地。
从逻辑上把Q管看•=AY•BA作单管禁止门便可得到B=。
逻辑没有错误！Y•A若按照题干中所示接法，当TTL与非门输出高电平时，晶体管Q的发射结要承受高压，必然产生巨大的电流。
为了不出现这种情况，可以在基极加一电阻或者在发射极加一二极管。
但发射极加二极管后会抬高输出的低电平电压。
所以只能在基极加一大电阻，实现分压作用。
另外一种方法是采用题（a）图中的A输入单元结构。
(b)、要实现由，我们可以使用线与＋得到和B A B A 。
但题干中的线与功能不合理。
若其中一个为高电平且另外一个为低电平时，高电平输出降会往低电平输出灌电流，从而容易引起逻辑电平混乱。
为了消除这一效应，可以在各自的输出加一个二极管。
(c)、电阻不应该接地，应该接高电平 (d)、电阻不应该接VCC ，而应该接低电平、试分析图题（a ），(b)所示电路的逻辑功能。
解答：图（a）中，单元1实现了A的电平输入，B是A的对称单元。
功能单元2实现了A和B输入的或逻辑功能单元4充当了Q8管的泄放网络，同时抬高了Q3,Q4管的输入逻辑电平，另外该单元还将或的结果传递给了Q8管功能单元3中的Q8管实现了非逻辑，Q6和Q7复合管加强了输出级的驱动能力。
综上所述，（a）电路实现功能为B=，即或非的功能AY+图(b)中，Q1,Q2管依然实现传递输入的功能，Q3,Q4管实现或非的功能Q6管和Q5管以及R5,R7共同组成的泄放网络实现了电压的传递Q9管实现了非功能，Q7,Q8管依然是用来驱动负载的。
Q9管和Q7,Q8轮流导通综上所述，（b）实现的功能为B+==BAAY+第六次作业：已知一ECL 电路如图题所示，其Vcc=0V ，V EE ＝－，V BEF ＝，V BB ＝－，逻辑摆幅V L ＝且对称于参考电压，各管的I E,MAX =5mA ，并假设输入和输出的逻辑电平V i ，V o 相互匹配，且忽略基极电流的影响。
（1）试计算电阻R3,R4的数值 （2）试确定电阻R1,R2,和R E 值解答电路的逻辑功能如下：（1）、当A 输入为高电平V OH 时，Q1,Q2的发射极c 点电位被钳制住，Q1管放大，Q2管截止。
（2）、当A 输入为低电平V OL 时，V BB 将c 点电位钳制在－，此时Q1管截止，Q2管放大。
Q3和Q4是单管禁止门射极跟随器，只是起电平传递的作用，并不会改变a 、b 点电位的输出极性和相位。
因为逻辑电平摆幅为V L ＝，且对称于参考电压，则V OH =－, V OL =－。
当时＝V V i 8.0e 点被钳位在－，所以Q2管截止，此时a 点输出属于低电平逻辑。
V V Y 6.1-=上的电流达最大。
，此时通过大情况的＝比点的电位为这种情况下E RE i C R V V V V V V C )0.26.1(6.1-=--=mA I V V V V R MAX E RE E 59.2)5.4(6.1,==---=，而上的电压降为Ω==580,MAXE RE E I V R 所以Ω===-=+-=+=16058.08.08.06.18.0,1mAVI V R V V V Y MAXE a e a 。
所以以输出为低电平逻辑，所此时当时＝V V i 6.1-Q1管截止， a 点为逻辑高电平。
输出为高电平即Y V V V V a e ,8.08.0-=-=。
此时通过R 3的电流最大。
Ω==74057.33mAVR 故有 Q2管导通Ω=====-=-=18631.48.0,31.45805.20.28.02mAVR d b mA R V I V V V E RE RE BB C 点为低电平逻辑。
，此时，为了保证电平逻辑正常，当d 点电平为高逻辑电平的时Q4管的电流达到最大值I E,MAX 。
故有 V V R 7.3)5.4(8.04=---=，Ω===74057.3,44mAVI V R MAXE R 综上所述：Ω=Ω==Ω=Ω=5807401861604321E R R R R R ，，，、已知图题中ECL 门电路的V ＋＝3V ，V －＝-3V ，V BEF ＝，R1=R2=500Ω，R E ＝2k Ω，假定平V i 和V o 的高低电平预地电平对称，并且当输入为低电平时的空载功耗为20mW 。
（1）、计算电阻R4和R5，忽略基极电流的影响 （2）、确定逻辑摆幅，忽略基极电流的影响解答若A 、B 的输入都为低电平的情况下Q1，Q3管截止，Q2管导通。
R E 两端的电压为，通过R E 的电流为mA kR V I E RE RE 15.123.2===。
通过电阻R 2的电流I R2=I RE =，R 2上的电压降为V R2=R 2×I R2=，Q4管发射极电压为3－－=，此时V o 输出为低电平，便可列出方程：V R R R V V V OL 3)3(725.1554-•+--=.....................................①若A 、B 中有一个输入是高电平，则Q2管被截止，此时V O 输出为高逻辑电平。
同样可以列出方程V R R R VV V OH 333.2545-•++=……………………………. ②由于V o ，V i 的高电平和低电平相对地对称，所以有OL OH V V -=...............................................................................③又因为在双输入都为低电平的情况下，电路的空载功耗为20mW ，可以得到如下方程mW V R R VV V mA 2063725.1615.154=•+++•………………④上述四个方程联立可得到：V V V V R k R OL OH L 33.0)165.0(165.08673.145=--=-=Ω==，逻辑摆幅，、图题是一个早期ECL 电路 （1）、计算输出X 处的V OH 和V OL （2）、若要求V Y =V X ，试计算R1的值。
解答：（1）当A 输入为高电平V OH 时，Q2管截止，X 输出为高电平；V V V CC OH 5.08.0=-=当A 输入为低电平时，Q1管截止，Q2管放大，X 输出为低电平。
V V b Q 3.01754208.02.33.14=•--=所以输出低电平为V V V b Q OL 5.08.04-=-= （2）若要使得V X =V Y ，则1754202.38.04202.38.01•+-=•+-R V OH ，解得R 1=145Ω第七次作业：、图题所示的I 2L 反相器，I 0=10uA ，除8.0=R α外，其他数据采用标准的晶体管数据。
（1）设仅有一个集电极（C 1）连到同类反相电路，试计算C 1处的V OH 和V OL ; （2）设有三个集电极每个都接到一个负载门上，试计算C 1处的V OH 和V OL ;解答：晶体管参数默认取值为mV V R R NPN CES ES B 50(600400=Ω=Ω=-本征饱和压降），，，R CS 忽略不计。
（1）、C1接负载门的情况当A 输入是高电平时输出C1是低电平，后级输入管截止，当前级的NPN 管饱和导通。
由于C1的负载是同类的反相电路，后级PNP 管处于临界饱和状态，C1的低电平V OL =V CES-NPN （当前NPN 管的本征饱和压降）＋I E ×R E ＝V CB-PNP (PNP 管临界饱和下的集电极－基极电压) ＋I E ×R E 。
所以V OL =50+12mV当A 输入是低电平时输出C1是高电平，后级输入管饱和导通，当前级的NPN 管截止。
由于C1的负载是同类反相电路，后级PNP 管处于深饱和状态，C1的高电平V OH =V BE-NPN ＋I B ×R B ≈(2)、三个集电极输出C1,C2,C3都接到一个负载门当输入A 为低电平时，当前NPN 管截止，C1,C2,C3各自的PNP 管电流灌如各自的NPN 管，对逻辑高电平没有影响。
V OH （多负载输出）= V OH （单负载输出）＝ 当输入A 为高电平时，当前NPN 管要吸收三个PNP 管集电极注入的电流，NPN 管41=-=ααβ，忽略PNP 管临界饱和与深饱和带来的共基放大倍数的影响。
NPN 管正常条件下集电极承载的最大电流为40μA>10μA ×3。
V OL ＝V CES-NPN （当前NPN 管的本征饱和压降）＋I E ×R E =50mV+40μA ×600Ω=74mV、A 、B 、C 、D 为四个变量，设计一个I 2L 电路以实现“与或非”的电路功能，即CD AB Y +=D C B A CD AB Y •••=•=电路图略、试设计一个简单的I 2L 电路以完成3输入变量A 、B 、C 的逻辑功能C A F B A F +=+=21和C A C A F B A B A F •=+=•=+=21，电路图略、试用I 2L 电路画出CD AB F +=的电路图CD AB CD AB F •+=＝电路图略、给定一个由6个I 2L 门组成的网络的版图，如图题所示，通过变换这些门的位置去减少高度。
假定在每个门的矩形中，集电极对基极距离相等，则图题所示的网络的版图高度是5这次作业电子版的图太难画了，什么时候给大家一个书面版的！。