集成电路设计基础作业题解答

1+X集成电路理论练习题含参考答案一、单选题（共40题，每题1分，共40分）1、在电子产品测试中需保证测试环境稳定，其中使用环境稳定是指（）。

A、使用人员操作得当B、硬件的工作参数稳定C、软件的工作参数稳定D、模拟真实用户使用时的场景正确答案：D2、以全自动探针台为例，关于上片的步骤，下列所述正确的是：( )。

A、打开盖子→花篮放置→花篮下降→花篮到位→花篮固定→合上盖子B、打开盖子→花篮放置→花篮到位→花篮下降→花篮固定→合上盖子C、打开盖子→花篮放置→花篮下降→花篮固定→花篮到位→合上盖子D、打开盖子→花篮放置→花篮固定→花篮下降→花篮到位→合上盖子正确答案：D答案解析：以全自动探针台为例，上片的步骤为：打开盖子→花篮放置→花篮固定→花篮下降→花篮到位→合上盖子。

3、转塔式分选机设备进行编带后，进入( )环节。

A、上料B、测试C、外观检查D、真空包装正确答案：C答案解析：转塔式分选机设备芯片检测工艺的操作步骤一般为：上料→测试→编带→外观检查→真空包装。

4、通常情况下，一个内盒中装入的DIP管装芯片( )颗。

A、3000B、1000C、5000D、2000正确答案：D答案解析：一般情况下，一个内盒中装入的DIP管装芯片2000颗。

5、元器件的引线直径与印刷焊盘孔径应有（）的合理间隙。

A、0.1~0.4mmB、0.2~0.3mmC、0.1~0.3mmD、0.2~0.4mm正确答案：D6、在电子电路方案设计中最简单的显示平台是（）。

A、OLEDB、LCDC、LEDD、数码管正确答案：C7、平移式分选机进行料盘上料时，在上料架旁的红色指示灯亮的含义是( )。

A、上料机构故障B、上料架上有料盘C、上料架上有空料盘D、上料架上没有料盘正确答案：B答案解析：平移式分选机进行料盘上料时，上料架上是否有料盘可以通过上料架旁的传感器进行检测。

当传感器指示灯为红色时，表明上料架上还有料盘，可以继续进行上料，当传感器指示灯为绿色时，表明上料架上无料盘，停止上料。

班级：通信二班姓名：赵庆超学号：200712012977，版图设计中整体布局有哪些注意事项？答：1版图设计最基本满足版图设计准则，以提高电路的匹配性能，抗干扰性能和高频工作性能。

2 整体力求层次化设计，即按功能将版图划分为若干子单元，每个子单元又可能包含若干子单元，从最小的子单元进行设计，这些子单元又被调用完成较大单元的设计，这种方法大大减少了设计和修改的工作量，且结构严谨，层次清晰。

3 图形应尽量简洁，避免不必要的多边形，对连接在一起的同一层应尽量合并，这不仅可减小版图的数据存储量，而且版图一模了然。

4 在构思版图结构时，除要考虑版图所占的面积，输入和输出的合理分布，较小不必要的寄生效应外，还应力求版图与电路原理框图保持一致（必要时修改框图画法），并力求版图美观大方。

8，版图设计中元件布局布线方面有哪些注意事项？答：1 各不同布线层的性能各不相同，晶体管等效电阻应大大高于布线电阻。

高速电路，电荷的分配效应会引起很多问题。

2 随器件尺寸的减小，线宽和线间距也在减小，多层布线层之间的介质层也在变薄，这将大大增加布线电阻和分布电阻。

3 电源线和地线应尽可能的避免用扩散区和多晶硅布线，特别是通过较大电流的那部分电源线和地线。

因此集成电路的版图设计电源线和地线多采用梳状布线，避免交叉，或者用多层金属工艺，提高设计布线的灵活性。

4 禁止在一条铝布线的长信号霞平行走过另一条用多晶硅或者扩散区布线的长信号线。

因为长距离平行布线的两条信号线之间存在着较大的分布电容，一条信号线会在另一条信号线上产生较大的噪声，使电路不能正常工作。

、5 压点离开芯片内部图形的距离不应少于20um，以避免芯片键和时，因应力而造成电路损坏。

集成电路设计习题答案-章精品CH11．按规模划分，集成电路的发展已经经历了哪几代？它的发展遵循了一条业界著名的定律，请说出是什么定律？晶体管-分立元件-SSI-MSI-LSI-VLSI-ULSI-GSI-SOC。

MOORE 定律2．什么是无生产线集成电路设计？列出无生产线集成电路设计的特点和环境。

拥有设计人才和技术，但不拥有生产线。

特点：电路设计，工艺制造，封装分立运行。

环境：IC产业生产能力剩余，人们需要更多的功能芯片设计3．多项目晶圆（MPW）技术的特点是什么？对发展集成电路设计有什么意义？MPW：把几到几十种工艺上兼容的芯片拼装到一个宏芯片上，然后以步行的方式排列到一到多个晶圆上。

意义：降低成本。

4．集成电路设计需要哪四个方面的知识？系统，电路，工具，工艺方面的知识CH21．为什么硅材料在集成电路技术中起着举足轻重的作用?原材料来源丰富，技术成熟，硅基产品价格低廉2．GaAs和InP材料各有哪些特点? P10,113．怎样的条件下金属与半导体形成欧姆接触？怎样的条件下金属与半导体形成肖特基接触？接触区半导体重掺杂可实现欧姆接触，金属与掺杂半导体接触形成肖特基接触4．说出多晶硅在CMOS工艺中的作用。

P135．列出你知道的异质半导体材料系统。

GaAs/AlGaAs, InP/ InGaAs, Si/SiGe,6．SOI材料是怎样形成的，有什么特点?SOI绝缘体上硅，可以通过氧隔离或者晶片粘结技术完成。

特点：电极与衬底之间寄生电容大大减少，器件速度更快，功率更低7. 肖特基接触和欧姆型接触各有什么特点？肖特基接触：阻挡层具有类似PN结的伏安特性。

欧姆型接触：载流子可以容易地利用量子遂穿效应相应自由传输。

8. 简述双极型晶体管和MOS晶体管的工作原理。

P19,21CH31．写出晶体外延的意义，列出三种外延生长方法，并比较各自的优缺点。

意义：用同质材料形成具有不同掺杂种类及浓度而具有不同性能的晶体层。

重理工集成电路设计原理思考题、作业、提问答案大全重理工集成电路设计原理思考题、作业、提问答案大全1-1思考题典型PN结隔离工艺与分立器件NPN管制造工艺有什么不同（增加了哪些主1-1-1.1-1-1.典型典型PNPN结隔离工艺与分立器件结隔离工艺与分立器件NPNNPN管制造工艺有什么不同管制造工艺有什么不同（）要工序要工序）？增加工序的的目的是什么？答：分立器件NPN管制造工艺：外延→一氧→一次光刻→B掺杂→二氧→二次光刻→P掺杂→三氧→三次光刻→金属化→四次光刻。

典型PN结隔离工艺：氧化→埋层光刻→埋层扩散→外延→二氧→隔离光刻→隔离扩散、推进（氧化）→基区光刻→基区扩散、再分布（氧化）→发射区光刻→发射区扩散、氧化→引线孔光刻→淀积金属→反刻金属→淀积钝化层→光刻压焊点→合金化及后工序。

增加的主要工序：埋层的光刻及扩散、隔离墙的光刻及扩散。

目的：埋层：1、减小串联电阻；2、减小寄生PNP晶体管的影响。

隔离墙：将N型外延层隔离成若干个“岛”，并且岛与岛间形成两个背靠背的反偏二极管，从而实现PN结隔离。

管的电极是如何引出的？集电极引出有什么特殊要求？1-1-2.NPN1-1-2.NPN管的电极是如何引出的？集电极引出有什么特殊要求？答：集成电路中的各个电极均从上表面引出。

要求：形成欧姆接触电极：金属与参杂浓度较低的外延层相接触易形成整流接触（金半接触势垒二极管）。

因此，外延层电极引出处应增加浓扩散。

典型PN结隔离工艺中隔离扩散为什么放在基区扩散之前而不放在基区扩1-1-3.1-1-3.典型典型PNPN结隔离工艺中隔离扩散为什么放在基区扩散之前而不放在基区扩散或发射区扩散之后？答：由于隔离扩散深度较深，基区扩散深度相对较浅。

放在基区扩散之前，以防后工序对隔离扩散区产生影响。

1-1作业典型PN结隔离工艺中器件之间是如何实现隔离的？1-1-1.1-1-1.典型典型PNPN结隔离工艺中器件之间是如何实现隔离的？答：在N型外延层中进行隔离扩散，并且扩穿外延层，与P型衬底连通，从而将N型外延层划分为若干个“岛”；同时，将隔离区接最低电位，使岛与岛之间形成两个背靠背的反偏二极管，从而岛与岛互不干涉、互不影响。

《数字集成电路基础》作业答案第一次作业1、查询典型的TTL与CMOS系列标准电路各自的VIH、VIL、VOH和VOL，注明资料出处。

2、简述摩尔定律的内涵，如何引领国际半导体工艺的发展。

第二次作业1、说明CMOS电路的Latch Up效应；请画出示意图并简要说明其产生原因；并简述消除“Latch-up”效应的方法。

答：在单阱工艺的MOS器件中（P阱为例），由于NMOS管源与衬底组成PN结，而PMOS 管的源与衬底也构成一个PN结，两个PN结串联组成PNPN结构，即两个寄生三极管(NPN 和PNP)，一旦有因素使得寄生三极管有一个微弱导通，两者的正反馈使得电流积聚增加，产生自锁现象。

影响：产生自锁后，如果电源能提供足够大的电流，则由于电流过大，电路将被烧毁。

消除“Latch-up”效应的方法：版图设计时：为减小寄生电阻Rs和Rw，版图设计时采用双阱工艺、多增加电源和地接触孔数目，加粗电源线和地线，对接触进行合理规划布局，减小有害的电位梯度；工艺设计时：降低寄生三极管的电流放大倍数：以N阱CMOS为例，为降低两晶体管的放大倍数，有效提高抗自锁的能力，注意扩散浓度的控制。

为减小寄生PNP管的寄生电阻Rs，可在高浓度硅上外延低浓度硅作为衬底，抑制自锁效应。

工艺上采用深阱扩散增加基区宽度可以有效降低寄生NPN管的放大倍数；具体应用时：使用时尽量避免各种串扰的引入，注意输出电流不易过大。

2、什么是器件的亚阈值特性，对器件有什么影响？答：器件的亚阈值特性是指在分析MOSFET时，当Vgs<Vth时MOS器件仍然有一个弱的反型层存在，漏源电流Id并非是无限小，而是与Vgs呈现指数关系，这种效应称作亚阈值效应。

影响：亚阈值导电会导致较大的功率损耗，在大型电路中，如内存中，其信息能量损耗可能使存储信息改变，使电路不能正常工作。

3、什么叫做亚阈值导电效应？并简单画出logI D-V GS特性曲线。

答：GS在分析MOSFET时，我们一直假设：当V GS下降到低于V TH时器件会突然关断。

集成电路设计复习题绪论1．画出集成电路设计与制造的主要流程框架。

2．集成电路分类情况如何？集成电路设计1．层次化、结构化设计概念，集成电路设计域和设计层次2．什么是集成电路设计？集成电路设计流程。

（三个设计步骤：系统功能设计逻辑和电路设计版图设计）3．模拟电路和数字电路设计各自的特点和流程4．版图验证和检查包括哪些内容？如何实现？5．版图设计规则的概念，主要内容以及表示方法。

为什么需要指定版图设计规则？6．集成电路设计方法分类？（全定制、半定制、PLD）7．标准单元/门阵列的概念，优点/缺点，设计流程8．PLD设计方法的特点，FPGA/CPLD的概念9．试述门阵列和标准单元设计方法的概念和它们之间的异同点。

10．标准单元库中的单元的主要描述形式有哪些？分别在IC设计的什么阶段应用？11．集成电路的可测性设计是指什么？Soc设计复习题1.什么是SoC？2.SoC设计的发展趋势及面临的挑战？3.SoC设计的特点?4.SoC设计与传统的ASIC设计最大的不同是什么？5.什么是软硬件协同设计？6.常用的可测性设计方法有哪些？7. IP的基本概念和IP分类8.什么是可综合RTL代码?9.么是同步电路，什么是异步电路，各有什么特点？10.逻辑综合的概念。

11.什么是触发器的建立时间（Setup Time），试画图进行说明。

12.什么是触发器的保持时间（Hold Time），试画图进行说明。

13. 什么是验证，什么是测试，两者有何区别？14.试画图简要说明扫描测试原理。

绪论1、 画出集成电路设计与制造的主要流程框架。

2、集成电路分类情况如何？集成电路设计1． 层次化、结构化设计概念，集成电路设计域和设计层次分层分级设计和模块化设计．将一个复杂的集成电路系统的设计问题分解为复杂性较低的设计级别，⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎩⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎨⎧⎪⎪⎪⎪⎩⎪⎪⎪⎪⎨⎧⎩⎨⎧⎩⎨⎧⎪⎪⎪⎪⎩⎪⎪⎪⎪⎨⎧⎪⎪⎪⎪⎪⎪⎩⎪⎪⎪⎪⎪⎪⎨⎧⎩⎨⎧⎪⎪⎪⎪⎩⎪⎪⎪⎪⎨⎧⎩⎨⎧⎪⎩⎪⎨⎧按应用领域分类数字模拟混合电路非线性电路线性电路模拟电路时序逻辑电路组合逻辑电路数字电路按功能分类GSI ULSI VLSI LSI MSI SSI 按规模分类薄膜混合集成电路厚膜混合集成电路混合集成电路B iCMOS B iMOS 型B iMOS CMOS NMOS PMOS 型MOS双极型单片集成电路按结构分类集成电路这个级别可以再分解到复杂性更低的设计级别；这样的分解一直继续到使最终的设计级别的复杂性足够低，也就是说，能相当容易地由这一级设计出的单元逐级组织起复杂的系统。

集成电路基础知识单选题100道及答案解析1. 集成电路的英文缩写是（）A. ICB. CPUC. PCBD. ROM答案：A解析：集成电路的英文是Integrated Circuit，缩写为IC。

2. 以下不属于集成电路制造工艺的是（）A. 光刻B. 蚀刻C. 焊接D. 扩散答案：C解析：焊接通常不是集成电路制造的核心工艺，光刻、蚀刻和扩散是常见的制造工艺。

3. 集成电路中，负责存储数据的基本单元是（）A. 晶体管B. 电容器C. 电阻器D. 触发器答案：D解析：触发器是集成电路中用于存储数据的基本单元。

4. 以下哪种材料常用于集成电路的制造（）A. 玻璃B. 塑料C. 硅D. 铝答案：C解析：硅是集成电路制造中最常用的半导体材料。

5. 集成电路的发展遵循（）定律A. 摩尔B. 牛顿C. 爱因斯坦D. 法拉第答案：A解析：集成电路的发展遵循摩尔定律。

6. 集成电路封装的主要作用不包括（）A. 保护芯片B. 散热C. 提高性能D. 便于连接答案：C解析：封装主要是保护、散热和便于连接，一般不能直接提高芯片的性能。

7. 在数字集成电路中，逻辑门是由（）组成的A. 二极管B. 三极管C. 场效应管D. 晶闸管答案：C解析：场效应管常用于数字集成电路中构成逻辑门。

8. 以下哪种集成电路属于模拟集成电路（）A. 微处理器B. 计数器C. 放大器D. 编码器答案：C解析：放大器属于模拟集成电路，其他选项通常属于数字集成电路。

9. 集成电路的集成度是指（）A. 芯片面积B. 晶体管数量C. 工作频率D. 功耗答案：B解析：集成度通常指芯片上晶体管的数量。

10. 集成电路设计中，常用的硬件描述语言有（）A. C 语言B. Java 语言C. VerilogD. Python 语言答案：C解析：Verilog 是集成电路设计中常用的硬件描述语言。

11. 以下关于集成电路测试的说法错误的是（）A. 可以检测芯片的功能是否正常B. 可以提高芯片的可靠性C. 测试只在生产完成后进行D. 有助于筛选出不合格的芯片答案：C解析：集成电路测试在生产过程的多个阶段都可能进行，不只是在生产完成后。

1+X集成电路理论试题及参考答案一、单选题（共40题，每题1分，共40分）1、晶圆扎针测试在测到一定数量时，需要检查扎针情况。

若发现针痕有异常，需如何处理（）。

A、记录测试结果B、继续扎针测试C、重新设置扎针深度或扎针位置D、重新输入晶圆信息正确答案：C2、使用转塔式分选设备进行芯片测试时，芯片在该工位完成操作后，需要进入（）环节。

A、测后光检B、测试C、测前光检D、旋转纠姿正确答案：A3、料盘打包时,要在料盘的()个地方进行打包。

A、1B、2C、3D、4正确答案：C答案解析：料盘打包时，要在料盘的3个地方进行打包。

4、封装工艺中，装片机上料区上料时，是将（）的引线框架传送到进料槽。

A、任意位置B、底层C、顶层D、中间位置正确答案：B5、芯片封装工艺中，下列选项中的工序均属于前段工艺的是（）。

A、晶圆切割、引线键合、塑封、激光打字B、晶圆贴膜、芯片粘接、激光打字、去飞边C、晶圆贴膜、晶圆切割、芯片粘接、引线键合D、晶圆切割、芯片粘接、塑封、去飞边正确答案：C答案解析：封装工艺流程中前段工艺包括晶圆贴膜、晶圆切割、芯片粘接以及引线键合，后段工艺则包括塑封、激光打字、去飞边、电镀以及切筋成型。

6、采用全自动探针台对晶圆进行扎针调试时，若发现单根探针发生偏移，则对应的处理方式是（）。

A、更换探针测试卡B、调节扎针深度C、利用微调档位进行调整D、相关技术人员手动拨针，使探针移动至相应位置正确答案：D7、( )可以实现探针测试卡的探针和晶圆的每个晶粒上的测试模块之间一一对应。

A、测试机B、探针台C、塑封机D、真空包装机正确答案：B答案解析：探针台可以实现探针测试卡的探针和晶圆的每个晶粒上的测试模块之间一一对应。

8、利用平移式分选设备进行芯片分选时，分选环节的流程是（）。

A、吸嘴吸取芯片→分选→收料B、吸嘴吸取芯片→收料→分选C、分选→吸嘴吸取芯片→收料D、分选→收料→吸嘴吸取芯片正确答案：A9、使用重力式分选机设备进行芯片检测，当遇到料管卡料时，设备会( )。

1．集成电路的发展过程经历了哪些发展阶段？划分集成电路的标准是什么？集成电路的发展过程:•小规模集成电路(Small Scale IC，SSI)•中规模集成电路(Medium Scale IC，MSI)•大规模集成电路(Large Scale IC，LSI)•超大规模集成电路(Very Large Scale IC，VLSI)•特大规模集成电路(Ultra Large Scale IC，ULSI)•巨大规模集成电路(Gigantic Scale IC，GSI）划分集成电路规模的标准2．超大规模集成电路有哪些优点？1. 降低生产成本VLSI减少了体积和重量等,可靠性成万倍提高,功耗成万倍减少.2.提高工作速度VLSI内部连线很短,缩短了延迟时间.加工的技术越来越精细.电路工作速度的提高,主要是依靠减少尺寸获得.3. 降低功耗芯片内部电路尺寸小,连线短,分布电容小,驱动电路所需的功率下降.4. 简化逻辑电路芯片内部电路受干扰小,电路可简化.5.优越的可靠性采用VLSI后，元件数目和外部的接触点都大为减少，可靠性得到很大提高。

6.体积小重量轻7.缩短电子产品的设计和组装周期一片VLSI组件可以代替大量的元器件,组装工作极大的节省,生产线被压缩,加快了生产速度.3．简述双阱CMOS工艺制作CMOS反相器的工艺流程过程。

1、形成N阱2、形成P阱3、推阱4、形成场隔离区5、形成多晶硅栅6、形成硅化物7、形成N管源漏区8、形成P管源漏区9、形成接触孔10、形成第一层金属11、形成第一层金属12、形成穿通接触孔13、形成第二层金属14、合金15、形成钝化层16、测试、封装，完成集成电路的制造工艺4．在VLSI设计中，对互连线的要求和可能的互连线材料是什么？互连线的要求低电阻值：产生的电压降最小；信号传输延时最小（RC时间常数最小化）与器件之间的接触电阻低长期可靠工作可能的互连线材料金属（低电阻率），多晶硅（中等电阻率），高掺杂区的硅(注入或扩散)（中等电阻率）5．在进行版图设计时为什么要制定版图设计规则？—片集成电路上有成千上万个晶体管和电阻等元件以及大量的连线。

1、答：确定系统规范；系统框架设计；源代码设计；FPGA综合和硬件验证；ASIC逻辑综合；综合后仿真；版图设计；版图后仿真；提交版图数据、制版流片和芯片测试。

其中所涉及的问题有对系统划分为若干子模块并设计控制器以控制协调各子模块的工作。

将行为级或寄存器级描述转换成相应门级网表等。

√9、答：单进程状态机之寄存器的VHDL程序：library ieee;use ieee.std-logic-1164.all; √entity controller is √port (ready: in std-logic;clk: in std-logic;read-write: in std-logic;we,oe: out std-logic);end controller; √architecture state-machine of controller istype state-type is (idle,decision,read,write);signal present-state,next-state :state-type;beginprocess1;process(clk)beginif(clk'event and clk='1')then present_state<=next_state;end if;end process; √process2:process(present_state,ready,read_write)begincase present_state iswhen idle=>we<='0';oe<='0';if(ready='1')then next_state<=decision;end if; √when decision=>we<='0';oe<='0';if(read_write='1')then next_state<=read;else next_state<=write;end if; √when read=>we<='0';oe<='1';if(ready='1')then next_state<=idle;else next_state<=read;end if; √when write=>we<='1';oe<='0';if(ready='1')then next_state<=idle;else next_state<=write;end if; √end case;end process;end state_machine;√对于这个状态机来说其双进程的VHDL程序如下：library ieee;use ieee.std-logic-1164.all;entity controller isport (ready: in std-logic;clk: in std-logic;read-write: in std-logic;we,oe: out std-logic);end controller;architecture state-machine of controller istype state-type is (idle,decision,read,write);signal present-state,next-state :state-type;begin--process1:process(present_state,ready,read_write)begincase present_state iswhen idle=>we<='0';oe<='0';if(ready='1')then next_state<=decision;end if;when decision=>we<='0';oe<='0';if(read_write='1')then next_state<=read;else next_state<=write;end if;when read=>we<='0';oe<='1';if(ready='1')then next_state<=idle;else next_state<=read;end if;when write=>we<='1';oe<='0';if(ready='1')then next_state<=idle;else next_state<=write;end if;end case;end process;--process2;process(clk)beginif(clk'event and clk='1')then present_state<=next_state;end if;end process;end state_machine; √12、答：逻辑综合有以下几个步骤：RTL描述，此过程要对电路进行描述并进行必要的功能验证；翻译，此过程是对中间资源进行一些简单的分配；逻辑优化，此进程用于去除冗余逻辑，以产生优化的内部结果；工艺映射和优化，此过程使用工艺库中所提供的单元代替前面的中间描述；工艺库，此过程利用工艺库中的单元进行设计；设计约束条件，此过程从时序、序、面积、功耗和工作环境等因素考虑各约束条件；最优化的门级描述，此过程是反复修改RTL代码或设计约束条件，以便得到预想的设计效果。

集成电路设计基础_华中科技大学中国大学mooc课后章节答案期末考试题库2023年1.画小信号等效电路时，恒定电流源视为。

答案:开路2.模拟集成电路设计中可使用小信号分析方法的是。

答案:增益3.模拟集成电路设计中可使用大信号分析方法的是（）。

答案:输出摆幅4.题1-1-1 中国高端芯片联盟正式成立时间是：。

答案:2016年7月5.题1-1-2 如下不是集成电路产业特性的是：。

答案:低风险6.题1-1-3 摩尔定律是指集成电路上可容纳的晶体管数目，约每隔：个月便会增加一倍，性能也将提升一倍。

答案:187.MOS管的小信号模型中，体现沟长调制效应的参数是（）。

答案:8.工作在饱和区的MOS管，可以被看作是一个。

答案:电压控制电流源9.下图中的MOS管工作在区（假定Vth=0.7V）。

【图片】答案:饱和区10.一个MOS管的本征增益表述错误的是。

答案:与MOS管电流无关11.工作在区的MOS管，其跨导是恒定值。

答案:饱和12.MOS管中相对最大的寄生电容是。

答案:栅极氧化层电容13.MOS管的小信号输出电阻【图片】是由MOS管的效应产生的。

答案:沟长调制14.题1-1-4 摩尔定律之后，集成电路发展有三条主线，以下不是集成电路发展主线的是：。

答案:SoC15.题1-1-5 单个芯片上集成约50万个器件，按照规模划分，该芯片为：。

答案:VLSI16.题1-1-6 年发明了世界上第一个点接触型晶体管。

答案:194717.题1-1-7 年发明了世界上第一块集成电路。

答案:195818.题1-1-8 FinFET等多种新结构器件的发明人是：。

答案:胡正明19.题1-1-9 集成电路代工产业的缔造者：。

答案:张忠谋20.题1-1-10 世界第一块集成电路发明者：。

答案:基尔比21.MOS管一旦出现现象，此时的MOS管将进入饱和区。

答案:夹断22.MOS管从不导通到导通过程中，最先出现的是。

答案:耗尽23.在CMOS模拟集成电路设计中，我们一般让MOS管工作在区。

1+X集成电路理论习题及参考答案一、单选题（共40题，每题1分，共40分）1、以全自动探针台为例，上片过程中，当承重台下降到指定位置时，( )。

A、红色指示灯亮B、红色指示灯灭C、绿色指示灯亮D、绿色指示灯灭正确答案：B答案解析：以全自动探针台为例，承重台前的两个按钮指示灯：绿色表示上升，红色表示下降。

承重台下降到指定位置后，下降指示灯灭，即红色指示灯灭。

2、分选机选择依据是（）。

A、芯片封装类型B、芯片的管脚数量C、芯片的电气特性D、芯片的应用等级正确答案：A3、转塔式分选机常见故障不包括（）。

A、真空吸嘴无芯片B、测试卡与测试机调用的测试程序错误C、料轨堵塞D、IC定位错误正确答案：D4、清洗是晶圆制程中不可缺少的环节，使用DHF清洗液进行清洗时，可以去除的物质是（）。

A、光刻胶B、颗粒C、金属D、自然氧化物正确答案：D5、用重力式选机设备进行芯片检测的第二个环节是( )。

A、分选B、测试C、上料D、外观检查正确答案：B答案解析：重力式分选机设备芯片检测工艺的操作步骤一般为：上料→测试→分选→编带（SOP）→外观检查→真空包装。

6、晶圆进行扎针测试时，测试机将测试结果通过（）传输给探针台。

A、USDB、GPIBC、HDMID、VGA正确答案：B7、下列选项中错误的是（）。

A、客户需求量比较少的情况下，是需要编带的。

客户需要的量比较大，则可以不需要编带B、通常情况下，编带机要设置以下参数：1.编带一格的长度；2.编带一卷的数量；3.载带与盖带一卷长度；4.前空与后空IC数量；5.机械压刀的温度；6.产速C、编带是指利用编带机把散装元器件，通过检测、换向、测试等工位，放入载带中D、编带机的光检区能够运用高速高精度视觉处理技术自动检测芯片，将管脚不良或印章异常的芯片进行剔除正确答案：A8、墨点打点的位置是在( )的中央。

A、PAD点B、晶粒C、晶圆D、切割通道正确答案：B答案解析：打点时，合格的墨点必须控制在管芯面积的1/4~1/3大小，且墨点不能覆盖PAD点。

集成电路版图设计习题答案第1章半导体器件理论基础【习题答案】1．如何理解本征半导体和掺杂半导体材料的导电机理。

答：本征半导体就是一块没有杂质和缺陷的半导体，其晶格结构是完美的，在其内部除了硅原子外没有其它任何原子，因此是纯净的。

在绝对零度附近，本征半导体的共价键是完整的、饱和的，无本征激发，自然没有电子和空穴；当温度升高时，本征激发过程产生了电子和空穴，这些本征载流子的浓度虽然很低，但仍然可以导电。

在杂质半导体材料中，由于掺入杂质的数量远大于硅的本征载流子浓度，因此这些半导体材料的导电性不是由本征激发产生的载流子决定，而是受控于材料中所掺入的杂质（包括杂质的数量和类型）。

在半导体中可以掺入各种各样的杂质，但为了更好的控制半导体材料的导电性，通常掺入元素周期表中的III、V族元素。

杂质半导体的导电能力通常高于本征半导体。

2．如何理解空穴的导电机理。

答：空穴的导电作用如下图所示。

在下图中，位置（1）有一个空穴，它附近的价键上的电子就可以过来填补这个空位，例如从位置(2)跑一个价键电子到位置(1)去，但在位置（2）却留下了一个空位，相当于空穴从位置(1)移动到位置(2)去了。

同样，如果从位置(3)又跑一个电子到位置(2)去，空穴就又从位置(2)跑到位置(3)，……。

如果用虚线箭头代表空穴移动的方向，实线箭头代表价键电子移动的方向，就可以看出，空穴的移动可以等效于价键电子在相反方向的移动。

图空穴的导电作用3．简述PN结的结构与导电特性。

答：在一块半导体材料中，如果一部分是N型区，另一部分是P型区，那么在N型区和P型区的交界面处就形成了PN结（简称为结）。

当P型区和N型区相接触时，一些空穴就从P型区扩散到N型区中。

同样，一些电子也从N型中扩散到P型区中。

扩散的结果是在N型区和P型区的交界面处的两侧形成了带正、负电荷的区域，称为空间电荷区。

在空间电荷区内由于存在正负离子将形成电场，这个电场称为自建电场，电场的方向从N型区指向P型区。

第一次作业：1、 为什么PN 结会有单向导电性？答PN 结是由P 型半导体和N 型半导体结合在一起形成的。

P 型半导体多子是空穴，N 型半导体多子是电子。

当形成PN 结后由于载流子的浓度差，电子会向P 型侧扩散，空穴会向N 型侧扩散。

随着扩散的进行，会在接触处形成一定厚度的空间电荷区，电荷区中的正负离化中心形成内建电场。

随着空间耗尽区的扩展和内建电场的增强，电场作用下的漂移得到加强，扩散随之减弱，最后漂移电流和扩散电流达到平衡。

若给PN 结两端加上正电压，外加电场将会削弱内建电场从而加强扩散削弱漂移，此时扩散电流电流大于漂移电流从而形成正向导通电流。

当PN 结加上反向偏压后，外加电场和内建电场同向，此时扩散进一步收到抑制，漂移得到加强。

但漂移的少数载流子非常少，所以没能形成大的反向导通电流。

这就是PN 结的单向导电性。

2、 为什么半导体掺杂后导电能力大大增强答：本征半导体在常温情况下由于热激发产生的空穴电子对浓度大约在1010量级。

而在常温下本征半导体的导电能力非常弱。

当掺入B 或P 等杂质后，在常温下的掺杂杂质基本全部离化，杂质的离化而会在价带或导带产生大量的能做共有化运动的空穴或电子。

在杂质没有补偿的情况下，载流子浓度近似等于杂质浓度，半导体掺杂后n,p 大大增加。

根据电导率σ=nq µ(n)+pqµ(p)可知，掺杂半导体的电导率大大增加，即导电能力明显增强。

3、 为什么晶体管有放大作用？答：我们定义晶体管集电极电流和基极电流的比值为晶体管放大倍数。

只有当晶体管处于放大状态时才具有线性放大能力。

当BE 结正偏，BC 结反偏时管子处于放大状态。

因为发射极高掺杂，在BE 正向导通时，发射极的大量电子（以NPN 管为例）扩散到基区。

基区空穴扩散到发射极，而基区浓度远比发射极来得低，所以电子扩散电流占主要部分。

因为基区很薄且载流子寿命很长，到达基区的电子只有一小部分和基区注入得空穴复合，绝大部分要在反偏的集电结内建电场作用下而漂移到集电极。

第五次作业4.14、改正图题4.14所示TTL 电路的错误。

如下图所示：解答：(a)、B A B A Y ••=•=0，A,B与非输出接基极，Q 的发射极接地。

从逻辑上把Q 管看作单管严禁门便可得到B A Y •=。

逻辑没有错误！若按照题干中所示接法，当TTL 与非门输出高电平时，晶体管Q 的发射结要承受高压，必然产生巨大的电流。

为了不出现这种情况，可以在基极加一电阻或者在发射极加一二极管。

但发射极加二极管后会抬高输出的低电平电压。

所以只能在基极加一大电阻，实现分压作用。

此外一种方法是采用题4.15（a ）图中的A 输入单元结构。

(b)、要实现由，我们可以使用线与＋得到和B A B A 。

但题干中的线与功能不合理。

若其中一个为高电平且此外一个为低电平时，高电平输出降会往低电平输出灌电流，从而容易引起逻辑电平混乱。

为了消除这一效应，可以在各自的输出加一个二极管。

(c)、电阻不应当接地，应当接高电平 (d)、电阻不应当接VCC ，而应当接低电平4.15、试分析图题4.15（a ），(b)所示电路的逻辑功能。

解答：图（a ）中，单元1实现了A 的电平输入，B 是A 的对称单元。

功能单元2实现了A 和B 输入的或逻辑功能单元4充当了Q8管的泄放网络，同时抬高了Q3,Q4管的输入逻辑电平，此外该单元还将或的结果传递给了Q8管 功能单元3中的Q8管实现了非逻辑，Q6和Q7复合管加强了输出级的驱动能力。

综上所述，4.15（a ）电路实现功能为B A Y +=，即或非的功能图(b)中，Q1,Q2管仍然实现传递输入的功能，Q3,Q4管实现或非的功能 Q6管和Q5管以及R5,R7共同组成的泄放网络实现了电压的传递Q9管实现了非功能，Q7,Q8管仍然是用来驱动负载的。

Q9管和Q7,Q8轮流导通综上所述，4.15（b ）实现的功能为B A B A Y +=+=第六次作业：5.1已知一ECL 电路如图题5.1所示，其Vcc=0V ，V EE ＝－4.5V ，V BEF ＝0.8V ，V BB ＝－1.2V ，逻辑摆幅V L ＝0.8V 且对称于参考电压，各管的I E,MAX =5mA ，并假设输入和输出的逻辑电平V i ，V o 互相匹配，且忽略基极电流的影响。

集成电路设计基础作业解答（8～12）1、求N ＋硅NMOS 晶体管的阈值电压和体因⼦K 。

设t OX =0.1um ， N A ＝3×1018/cm 3。

多晶硅栅掺杂浓度N D ＝1020/cm 3。

氧化层和硅界⾯处单位⾯积的正离⼦电荷为1010cm -3 解答：（1）P 型衬底体因⼦OXA S C N q K ε2=，其中C q cm F cm N S A 1914318106.1/10854.89.11/103--?=??=?=，，εmT C OXOXOX µεε1.09.30==。

计算可得V K 13.29=（2）V T 有三部分组成：a 、平带电压V FB ；由两部分组成OXOXbulk poly FB C Q V -=-φ。

其中bulk poly -φ为栅多晶硅和体硅的功函数差；)ln(DA bulk poly N N q kT⽶势＝多晶硅费⽶势－硅体费=-φ Q ox 为界⾯电荷；b 、降落在栅氧上的电压OXA OX n A OX C QC Q Q V ≈+=；其中F S A S S A F A qN qN Q φεφεφ42)2(≈=c 、半导体表⾯势)ln(2iA F F F n N q kT＝是衬底费⽶势，其中φφφ。

所以得到F OXA OX OX bulk poly F OX FB thC QC Q V V V φφφ22+--=++=- 带⼊相应数值得到当没有衬底偏置效应时（V SB ＝0）阈值电压为V th ＝28.9V 阈值电压的通式为：)22(),(00F SB F th th SB th V K V V V V φφ-++=评注：这个的数字很不正常，⼀般电路中MOS 器件的阈值电压只有0.7～0.8V 左右。

体效应系数只有0.3左右。

产⽣这些偏差的原因是衬底浓度太⾼（3e1018）。

⼀般的衬底浓度只有1015～1016量级7.1 已知⼀⾃举反相器如图题7.1所⽰，其负载管的W/L ＝2，设其他参数委V T =0.7，V DD =5V ，k ’=1×10-5A/V 2, 忽略衬底偏置效应。