第5章第1节 VHDL语言要素

VHDL语言的基本要素一、数据对象VHDL语言的主要数据对象有信号，变量，常量。

信号—信号是电路中的物理量，对应于电路的连线、节点；信号说明全局量，用于描述中的构造体（Architecture）, 实体（Intity），程序包（package）。

变量—变量是程序运算中的中间量，并不对应电路中的物理量。

变量说明局部量，用于进程语句（process）, 函数（Function）, 过程（procedure）。

常量—常数也不对应电路中的物理量，当常量说明全局量，在构造体（Architecture）, 实体（Intity），程序包（package），进程语句（process）, 函数（Function）, 过程（procedure）中均可使用。

数据对象的定义格式：signal 信号名：数据类型，约束条件，表达式Variable 变量名：数据类型，约束条件：=表达式Constant 常量名：数据类型，约束条件：=表达式例如：Variable count:INTEGER RANGE 0 TO 255:=10Constant Daly:Time:=100ns信号代入和变量赋值的区别：两者形式不同，操作过程也不相同。

变量赋值符“：=”，信号的代入符“<=”。

在变量的赋值语句中，该语句一当执行，其值立即将赋予变量；而信号的代入，其语句执行后不会立即使信号发生代入，在下条语句执行时，仍使用原来的信号值，如进程语句中的敏感表的信号代入就是如此。

二、数据类型VHDL语言中的数据类型，一般而言可分为：标量类型和组合类型。

在实际使用中，也可分成予定义类型和用户定义类型。

VHDL语言是强类型的语言，主要可按如下分类和变换处理。

①标准数据类型⑴整数⑵实数（浮点数）-1.0E+38~+1.0E38 ⑶位bit（0,1）⑷位矢量⑸布尔量，“假”，“真”⑹字符（ASCⅡ）字符⑺时间⑻错误等级⑼自然数（大于等于0的整数）⑽字符串（字符矢量）②用户定义的数据类型TYPE 数据类型名{数据类型名} 数据类型定义⑴枚举类型⑵整数类型⑶实数类型⑷数组类型⑸存取类型⑹文件类型⑺记录类型⑻时间类型③用户定义子类型SUBTUPE 子类型名IS 数据类型名[范围]例：SUBTYPE digit is INTEGER RANGE 0 TO 9④数据类型转换数据类型的变换函数通常由“STD_LOGIC_1164”，“STD_LOGIC_ARITH”，“STD_LOGIC_UNSIGNED”的程序包提供例如，在STD_LOGIC_1164程序包中，TO_STD LOGIC VECTOR(A) 由BIT_VECTOR转换为STD_LOGIC_VECTORTO_BITVECTOR(A) 由STO_LOGIC_VECTOR转为BIT_VECTORTO_STDLOGIC(A) 由BIT转换为STD_LOGICTO_BIT(A) 由STD_LOGIC转换成BIT signal a: BIT_VECTOR(11 DOWNTO 0)signal b: STD_LOGIC_VECTOR(11 DOWNTO 0)a<=X”A8” 十六进制值可赋予位矢量b<=X”A8” 语法错，十六进制不能赋予.STD 矢量b<=TO_STDLOGICVECTOR(X“AF7”)b<=TO_STDLOGICVECTOR(O“5177”)八进制变换b<=TO_STDLOGICVECTCR(B“1010_1111_0111”)下表中也给出一些典型的类型变换函数三、运算符运算符的优先级如下表所示：运算符的优先级例如，并置运算符的使用：tmp_b<=b AND (en&en&en&en) y <= a & tmp_b第一个语句表示b 的4位位矢量由en 进行选择 得到一个4位位矢量输出第二个语句表示4位位矢量a 和4位位矢量b 再 次连接（并置）构成8位的位矢量y 输出 右图所示为并置运算符操作的电路示意。

VHDL语言介绍VHDL（VHSIC Hardware Description Language）是一种硬件描述语言，用于描述数字电路的结构和行为。

它是一种高级编程语言，用于描述数字系统中的硬件功能。

VHDL是一种被广泛应用于数字系统设计的硬件描述语言，它可以用于描述数字系统的结构和功能，并且允许进行仿真、综合和验证。

VHDL最初是由美国国防部（DoD）为了应对不同供应商生产的不同硬件之间互通性的问题而开发的。

它提供了一种用于描述数字电路的方法，可以在不同供应商的工具之间进行交换。

VHDL已成为一种行业标准，在数字系统设计领域被广泛应用。

VHDL的语法类似于Ada编程语言，它使用关键字、运算符和数据类型来描述数字系统中的硬件元素。

VHDL中的关键概念包括实体（entity）、架构（architecture）和过程（process）。

实体描述了数字系统的接口和功能，架构描述了数字系统的内部结构和行为，而过程描述了数字系统中的操作和控制。

VHDL主要有两种用途，一是用于模拟和验证数字系统的功能，二是用于综合数字系统的设计，生成实际的硬件电路。

在模拟和验证阶段，设计师可以使用VHDL描述数字系统的功能，并通过仿真工具对其进行验证。

在综合阶段，设计师可以使用VHDL描述数字系统的结构，并通过综合工具生成对应的硬件电路。

VHDL的优点在于其强大的表达能力和灵活性。

设计师可以使用VHDL描述各种复杂的数字系统，包括处理器、通信接口、存储器等。

VHDL还提供了丰富的数据类型和运算符，使设计师可以轻松地描述数字系统中的各种操作。

除了描述数字系统的结构和行为，VHDL还提供了丰富的标准库和模块化编程的方法。

设计师可以使用标准库中提供的各种功能模块来加速开发过程，并且可以将自己设计的模块封装成库以便重复使用。

VHDL还支持面向对象的设计方法，设计师可以使用面向对象的技术来组织和管理复杂的数字系统。

通过使用面向对象的方法，设计师可以将数字系统分解成多个模块，每个模块都有自己的接口和功能，并且可以通过继承和复用来简化设计过程。

entity(实体）
architecture （结构体）
process(进程）
subprograms(子程序）
block(块）
二、变量（variable）
1、作用：存储临时数据。 2、声明格式： variable 变量名：数据类型； 3、赋值语句：变量名:=表达式； 4、注意： ★定义变量的位置：进程、子程序。 使用变量的位置：进程、子程序。 ★变量不能将值带出当前结构。 变量的赋值是立即发生的。

九、unsigned
定义前需打开ieee库和std_logic_arith程序包 定义时必须注明宽度（与矢量类似） 不能用integer的写法，应使用数位字符串 不能按位操作，必要时需进行类型转换

十、signed

注意事项同上
十一、类型转换函数
函数名
STD_LOGIC_1164程序包：
2、关系操作符
Байду номын сангаас
关系运算的结果是布尔类型：true或false。 不同长度的数组也可进行关系运算，规则是从左至 右逐一比较（与定义顺序to或downto无关），若发 现有一位不同即可确定结果。如：“101” <“110”。

举例：
entity relation_ops is port ( a，b : in bit_vector (0 to 3) ; c，d : in integer; m，n : out boolean) ; end relational_ops ; architecture example of relation_ops is begin
a<=b and c; --(1) d<=e or f or g ; --(2) h<=i nand j nand k ； --(3) l<=(m xor n) and (o xor p); --(4) h<=i and j and k ; --(5) h<=i and j or k ; --(6) a<=b and e ; --(7) h<=i or l ; --(8)

常量 CONSTANT
常量的可视性，即常量的使用范围取决于它被定义的 位置。在程序包中定义的常量具有最大全局化特征，可以 用在调用此程序包的所有设计实体中；定义在设计实体中
的常量，其有效范围为这个实体定义的所有的结构体；定
义在设计实体的某一结构体中的常量，则只能用于此结构 体；定义在结构体的某一单元的常量，如一个进程中，则 这个常量只能用在这一进程中。
第5讲 VHDL 语言要素
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VHDL VHDL VHDL VHDL
文字规则 数据对象 数据类型 操作符
VHDL 文字规则
1. 数字型文字 1、2、3
2. 字符串型文字 a、b、c
3. 标识符
4. 下标名 5. 段名
signal，
std_logic integer range 0 to 30;
VHDL数据对象
在VHDL中，数据对象(Data Objects)类似于一种容器，它接受不同 数据类型的赋值。数据对象有三种，即常量(CONSTANT)、变量
(VARIABLE)和信号(SIGNAL)。前两种可以从传统的计算机高级语言
中找到对应的数据类型，其语言行为与高级语言中的变量和常量十分相 似。但信号是具有更多的硬件特征的特殊数据对象，是VHDL中最有特 色的语言要素之一。
预定义数据类型
4、字符（character） 用单引号将字符括起来。 variable character_var : character; Character_var : = „A‟; 5、字符串（string） string 是 character 类型的一个非限定数组。 用双引号将一串字符括起来。如： variable string_var : string(1 to 7); …… string_var := “Rosebud”;