锁相环设计

锁相环电路设计
锁相环电路是一种常见的电路设计，它可以用于信号的同步和频率的稳定。

锁相环电路的基本原理是将输入信号与参考信号进行比较，然后通过反馈控制来调整输出信号的相位和频率，使其与参考信号保持同步。

锁相环电路广泛应用于通信、雷达、测量等领域。

锁相环电路的基本组成部分包括相频检测器、环路滤波器、控制电压源和振荡器。

相频检测器用于将输入信号与参考信号进行比较，产生误差信号。

环路滤波器用于滤除误差信号中的高频成分，以保证系统的稳定性。

控制电压源根据误差信号的大小和方向来产生控制电压，用于调整振荡器的频率和相位。

振荡器则产生输出信号，其频率和相位受到控制电压的影响。

锁相环电路的设计需要考虑多个因素，如相频检测器的灵敏度、环路滤波器的带宽、控制电压源的响应速度等。

此外，还需要根据具体应用场景选择合适的振荡器类型和工作频率。

在实际应用中，锁相环电路的性能也受到环境温度、电源噪声等因素的影响，因此需要进行充分的测试和优化。

锁相环电路是一种重要的电路设计，它可以实现信号同步和频率稳定，广泛应用于通信、雷达、测量等领域。

在设计锁相环电路时，需要考虑多个因素，进行充分的测试和优化，以保证系统的性能和稳定性。

锁相环测量简述一、锁相环路的基本工作原理锁相环路是一个相位反馈自动控制系统。

它由以下三个基本部件组成：鉴相器（PD）、环路滤波器（LPF）和压控振荡器（VCO）。

其组成方框图如下所示。

锁相环路的基本方框图锁相环可用来实现输出和输入两个信号之间的相位同步。

当没有基准（参考）输入信号时，环路滤波器的输出为零（或为某一固定值）。

这时，压控振荡器按其固有频率fv进行自由振荡。

当有频率为fR的参考信号输入时，uR 和uv同时加到鉴相器进行鉴相。

如果fR和fv相差不大，鉴相器对uR和uv进行鉴相的结果，输出一个与uR和uv的相位差成正比的误差电压ud，再经过环路滤波器滤去ud中的高频成分，输出一个控制电压uc，uc将使压控振荡器的频率fv（和相位）发生变化，朝着参考输入信号的频率靠拢，最后使fv= fR，环路锁定。

环路一旦进入锁定状态后，压控振荡器的输出信号与环路的输入信号（参考信号）之间只有一个固定的稳态相位差，而没有频差存在。

环路的锁定状态是对输入信号的频率和相位不变而言的，若环路输入的是频率和相位不断变化的信号，而且环路能使压控振荡器的频率和相位不断地跟踪输入信号的频率和相位变化，则这时环路所处的状态称为跟踪状态。

锁相环路在锁定后，不仅能使输出信号频率与输入信号频率严格同步，而且还具有频率跟踪特性，所以它在电子技术的各个领域中都有着广泛的应用。

二、环路部件的测量I.鉴相器特性的测量鉴相器的主要性能可用鉴相特性曲线和鉴相灵敏度来表示。

鉴相特性曲线是表示鉴相器的输出电压Vd与两个输入比相信号之间相位差θe的关系曲线，其测量方法如右图所示，在测量精度要求不高的情况下，可用双踪示波器来代替相位计。

测得鉴相特性曲线之后，则根据的定义，可从Vd～θe曲线上求得鉴相灵敏度K.II.压控振荡器特性的测量压控振荡器的特性可用压控特性曲线和压控灵敏度来表示。

压控特性曲线是表示压控振荡器的输出频率fv与控制电压Vv之间的关系曲线。

1.环路滤波电路我们采用有源比例积分器作为该锁相环的的环路滤波电路，并附加两级RC 滤波器以改善抖动转移特性。

过多的引入附加滤波器或者附加滤波器参数选择不当，都会导致环路参数复杂，不利于计算，从而导致环路不稳定。

环路滤波电路如下图：图2 环路滤波网络图中元器件选择：电阻采用0603封装，电容采用0805封装，U1选用RAIL-TO-RAIL 运算放大器LM6142BIM（3.3V 单电源供电）。

LM6142BIM 为双运放，为保证器件可靠工作，另外一个未用的运放要接成电压跟随器，并且注意电源的滤波，如下图：０．０１Ｃ５Ｌ２图3 压随器和电源滤波2.环路参数计算对环路参数的选择，首先是把环路带宽Ωc 和阻尼系数ξ大致确定下来，Ωc 和ξ确定之后，环路滤波器的R 、C 的值就基本确定了。

这时更多考虑的是元件的容差，温度特性等等。

例如，环路中片状电容不宜大于1.8µF ，片状电容大于1.8µF 后，温度特性难以保证。

考虑到单板对155.52MHz 时钟抖动要求很高，而且在输入38.88MHz 基准时钟相位发生跳变（主备倒换时，相位有2ns 跳变）时，要求锁相环不能失锁，而是相位缓慢跟踪，所以初步选定环路带宽f c 为50Hz ；阻尼系数ξ为2。

采用理想积分滤波器的锁相环闭环传递函数可写作：H p p p p n nn n ()=+++22222ξωωξωω 式中，，为环路自然角频率。

ωτn K =1，为环路阻尼系数。

ξττ=212K为环路增益，K d 为鉴相灵敏度，K 0为压控灵敏度，N 为分频比。

K K K N d =a. 鉴相器鉴相灵敏度，V m 为鉴相器输出高低电平的差值，因为我们采K V d m=2π用3.3V 工作的FPGA ，V m 可取2.8V ，∴ k d = 2.82o=0.45V /radb. 压控灵敏度 k 0=2oD f vco D V vco∆f vco 为压控振荡器输出范围。

adisimpll锁相环设计过程锁相环（Phase-Locked Loop，PLL）是一种常用于时钟和信号恢复的电子电路。

它可以将输入信号的频率、相位和幅度与参考信号进行比较，然后通过调整其内部振荡器的频率和相位来保持与参考信号的同步。

在现代电子系统中，锁相环已成为许多应用的核心部件，例如通信系统、数据转换和数字信号处理等。

锁相环的设计过程通常包括以下几个主要步骤：1.确定锁相环的规格要求：首先需要确定系统的特定需求，包括输入和输出信号的频率范围、带宽、相位噪声要求以及抖动限制等。

这些规格要求将直接影响锁相环的设计参数和性能。

2.选择合适的锁相环架构：根据系统的特定需求，选择适合的锁相环架构。

常见的锁相环架构包括基于电压控制振荡器（Voltage-Controlled Oscillator，VCO）的基本锁相环、带自由运行振荡器（Free-Running Oscillator）的环-环（Ring-Oscillator）锁相环和数字控制振荡器（Digital-Controlled Oscillator，DCO）的混合锁相环等。

3.设计相位频率检测器：锁相环中的相位频率检测器（Phase-Frequency Detector，PFD）用于比较参考信号和反馈信号的相位和频率差异，并将其转化为控制信号。

常见的PFD电路包括EXOR门和带有多频偏的PFD等。

4.设计环路滤波器：设计环路滤波器用于平稳化锁相环的控制信号。

环路滤波器通常采用低通滤波器结构，能够滤除高频噪声和不稳定性。

5.设计振荡器：根据系统的频率范围和性能要求，设计合适的振荡器。

常见的VCO设计包括压控晶体振荡器（Voltage-Controlled Crystal Oscillator，VCXO）和频率可调振荡器（Voltage-Controlled Oscillator，VCO）。

6.设计控制电路：根据锁相环的设计需求，设计合适的控制电路。

锁相环电路设计PLL(锁相环)电路原理及设计在通信机等所使用的振荡电路，其所要求的频率范围要广，且频率的稳定度要高。

无论多好的LC振荡电路，其频率的稳定度，都无法与晶体振荡电路比较。

但是，晶体振荡器除了可以使用数字电路分频以外，其频率几乎无法改变。

如果采用PLL(锁相环)(相位锁栓回路，PhaseLockedLoop)技术，除了可以得到较广的振荡频率范围以外，其频率的稳定度也很高。

此一技术常使用于收音机，电视机的调谐电路上，以及CD唱盘上的电路。

一 PLL(锁相环)电路的基本构成PLL(锁相环)电路的概要图1所示的为PLL(锁相环)电路的基本方块图。

此所使用的基准信号为稳定度很高的晶体振荡电路信号。

此一电路的中心为相位此较器。

相位比较器可以将基准信号与VCO (Voltage Controlled Oscillator……电压控制振荡器)的相位比较。

如果此两个信号之间有相位差存在时，便会产生相位误差信号输出。

(将VCO的振荡频率与基准频率比较，利用反馈电路的控制，使两者的频率为一致。

)利用此一误差信号，可以控制VCO的振荡频率，使VCO的相位与基准信号的相位(也即是频率)成为一致。

PLL(锁相环)可以使高频率振荡器的频率与基准频率的整数倍的频率相一致。

由于，基准振荡器大多为使用晶体振荡器，因此，高频率振荡器的频率稳定度可以与晶体振荡器相比美。

只要是基准频率的整数倍，便可以得到各种频率的输出。

从图1的PLL(锁相环)基本构成中，可以知道其是由VCO，相位比较器，基准频率振荡器，回路滤波器所构成。

在此，假设基准振荡器的频率为fr，VCO的频率为fo。

在此一电路中，假设frgt;fo时，也即是VC0的振荡频率fo比fr低时。

此时的相位比较器的输出PD会如图2所示，产生正脉波信号，使VCO的振荡器频率提高。

相反地，如果frlt;fo时，会产生负脉波信号。

(此为利用脉波的边缘做二个信号的比较。

如果有相位差存在时，便会产生正或负的脉波输出。

锁相环一、实验原理许多电子设备要正常工作，通常需要外部的输入信号与内部的振荡信号同步，利用锁相环路就可以实现这个目的。

锁相环通常由鉴相器（PD）、环路滤波器（LF）和压控振荡器（VCO）三部分组成，锁相环组成框图如图1所示。

)t图1 锁相环基本原理框图图1所示的是锁相环基本原理框图。

锁相环路是一种反馈控制电路，简称锁相环（PLL）。

锁相环的特点是：利用外部输入的参考信号控制环路内部振荡信号的频率和相位。

因锁相环可以实现输出信号频率对输入信号频率的自动跟踪，所以锁相环通常用于闭环跟踪电路。

锁相环在工作的过程中，当输出信号的频率与输入信号的频率相等时，输出电压与输入电压保持固定的相位差值，即输出电压与输入电压的相位被锁住，这就是锁相环名称的由来。

锁相环中的鉴相器又称为相位比较器，它的作用是检测输入信号和输出信号的相位差，并将检测出的相位差信号转换成u d(t)电压信号输出，该信号经低通滤波器滤波后形成压控振荡器的控制电压u c(t)，对振荡器输出信号的频率实施控制。

锁相环法载波提取:当u i(t)为固定频率正弦信号（θi(t)为常数）时，在环路的作用下，VCO输出信号频率可以由固有振荡频率ωo(即环路无输入信号、环路对VCO无控制作用是VCO的振荡频率)，变化到输入信号频率ωi，此时θo(t)也是一个常数，u d(t)、u c(t)都为直流。

称此为环路的锁定状态。

定义△ω=ω-ωo为环路固有的频率差，△ωp表示环路的捕捉带，△ωh表示环路的同步带，模拟锁相环中△ωp<△ωh。

当|△ωo|<△ωp时，环路可以进入锁定状态；当|△ωo|<△ωh时，环路也可以保持锁定状态；当|△ωo|>△ωp时，环路不能进入锁定状态，环路锁定后若△ωo发生变化使|△ωo|>△ωh，环路也不能保持锁定状态。

这两种情况下，环路都将处于失锁状态。

失锁状态下u d(t)是一个上下不对称的差拍电压，当|△ωi|>△ωo时，是u d(t)上宽下窄的差拍电压；反之，u d(t)是一个下宽上窄的差拍电压。

锁相环设计与MATLAB仿真锁相环（Phase-Locked Loop，PLL）是一种电路设计技术，用于提取输入信号中的相位信息，并在输出信号中保持输入信号与输出信号的相位差稳定。

PLL广泛应用于通信系统、时钟生成器、频率合成器等领域。

锁相环主要由相位检测器（Phase Detector，PD）、环路滤波器（Loop Filter，LF）、振荡器（Voltage-Controlled Oscillator，VCO）和分频器（Divider）组成。

相位检测器用于比较输入信号和VCO输出信号的相位差，并产生一个低频的误差信号。

传统的相位检测器包括异或门相位检测器（XOR PD）和倍频器相位检测器（Multiplier PD）。

异或门相位检测器适用于窄带相位差测量，倍频器相位检测器适用于宽带相位差测量。

MATLAB提供了用于建模和仿真PLL的工具箱，可以方便地进行相位检测器的设计和性能分析。

环路滤波器用于滤波相位误差信号，根据滤波器的设计方法不同，可以实现不同的环路特性。

传统的环路滤波器包括积分环路滤波器和比例积分环路滤波器。

积分环路滤波器对误差信号进行积分，使得环路系统具有很高的稳定性和抗干扰能力，但响应时间较长。

比例积分环路滤波器在积分环路滤波器的基础上引入比例增益，可以更快地响应相位误差的变化。

振荡器（VCO）根据环路滤波器输出的控制电压来生成输出信号，并提供给分频器进行频率除法操作。

振荡器通常采用压控振荡器（VCO）或电流模式逻辑（Current Mode Logic，CML）结构，可以根据应用需求选择合适的振荡器设计。

分频器用于将振荡器输出的高频信号按照设定的分频比例进行分频，生成与输入信号相位对齐的输出信号。

分频器采用计数器和锁存器设计，计数器用于记录输入信号的周期数，锁存器将计数器的值锁定在一个周期，输出给相位检测器进行相位比较。

锁相环的设计和仿真可以通过MATLAB工具箱进行。

首先，设计相位检测器的传输函数和特性，选择适当的相位检测器类型和设计参数。

锁相环设计调试小结一、系统框图二、锁相环基础知识及所用芯片资料（摘录）（一）、并行输入 PLL （锁相环）频率合成器MC145152-2MC145152 是 MOTOROLA 公司生产的大规模集成电路，它是一块采用并行码输入方式设定，由16根并行输入数据编程的双模 CMOS-LSI 锁相环频率合成器，其内部组成框图如图 3-32-3 所示。

N 和 A 计数器需要 16 条并联输入线，而 R 计数器则需要三条输入线。

该芯片内含参考频率振荡器，可供用户选择的参考频率分频器（12X8 ROM 参考译码器和12BIT ÷R 计数器组成的参考频率fr ），双端输出相位检测器，逻辑控制，10比特可编程序的÷N(N=3~1023) 计数器和 6比特可编程的÷A(A=3~63)计数器和锁定检测部分.10比特 ÷ N 计数器，6 比特÷ A 计数器，模拟控制逻辑和外接双模前置分频器(÷P /÷P +1)组成吞食脉冲程序分频器，吞脉冲程序分频器的总分频比为：N T =P*N+A 。

MC145152 的功能：* 借助于 CMOS 技术而取得的低功耗。

* 电源电压范围 3~9V 。

* 锁相检测信号。

* 在片或离片参考振荡器工作。

* 双模并行编程。

* N 范围 =3~1023,A 范围 =0~63。

*用户可选的 8 个 R 值：8 ，64 ， 128 ， 256 ， 512 ， 1024 ， 1160 ，2048． * 芯片复杂度——8000 个场效应管或 2000 个等效门。

鉴相器MC145152 环路滤波器 LPF压控振荡器 MC1648分频器MC12017频率输出引脚说明：N0-N9 （11-20 ）：÷ N 计数器的编程输入端。

当÷ N 计数器的计数为0 时，这N个输入供给预置÷ N 计数器的数据。

N0 为最低位，N9 为最高位。

锁相环电路设计锁相环电路是一种常见的电路设计，它可以用于频率合成、时钟恢复、数字信号处理等领域。

锁相环电路的基本原理是通过比较输入信号和参考信号的相位差，控制输出信号的频率和相位，使其与参考信号同步。

本文将介绍锁相环电路的基本原理、设计流程和应用。

一、锁相环电路的基本原理锁相环电路由相位检测器、环路滤波器、控制电压源和振荡器四部分组成。

其中，相位检测器用于检测输入信号和参考信号的相位差，环路滤波器用于滤波和放大控制电压，控制电压源用于产生控制电压，振荡器用于产生输出信号。

锁相环电路的工作原理如下：首先，输入信号和参考信号经过相位检测器比较，得到相位差。

然后，相位差经过环路滤波器滤波和放大，产生控制电压。

控制电压作用于振荡器，调整其频率和相位，使其与参考信号同步。

最后，输出信号经过除频器输出所需频率。

二、锁相环电路的设计流程锁相环电路的设计流程包括以下几个步骤：1. 确定输入信号和参考信号的频率范围和精度要求。

2. 选择合适的相位检测器和环路滤波器，根据输入信号和参考信号的特性确定其参数。

3. 选择合适的振荡器，根据输出信号的频率和精度要求确定其参数。

4. 设计控制电压源，根据环路滤波器的特性确定其参数。

5. 进行仿真和实验验证，调整参数，优化电路性能。

三、锁相环电路的应用锁相环电路广泛应用于频率合成、时钟恢复、数字信号处理等领域。

以下是几个典型的应用案例：1. 频率合成器：锁相环电路可以将参考信号的频率倍频或分频，产生所需的输出频率。

2. 时钟恢复器：锁相环电路可以从输入信号中恢复时钟信号，用于数字通信系统中的时钟同步。

3. 数字信号处理：锁相环电路可以用于数字信号的相位同步和频率同步，提高信号质量和可靠性。

四、总结锁相环电路是一种常见的电路设计，其基本原理是通过比较输入信号和参考信号的相位差，控制输出信号的频率和相位，使其与参考信号同步。

锁相环电路的设计流程包括确定输入信号和参考信号的特性、选择合适的电路元件、仿真和实验验证等步骤。

锁相环（PLL）电路设计摘要：本次课程设计的锁相环电路其原理就是先把电网三相交流电压合成一相正弦波，合成后其频率还是不变（50Hz），然后把正弦波转变成方波，由此将信号送入锁相环集成器件CD4046（由鉴相器，环路滤波器，VCO组成），通过将输入信号与VCO输出信号或VCO输出经分频器的信号相位或频率的比较，控制两个信号使其保持同相位，从而实现对输入信号的同步跟踪。

关键字：锁相环，鉴相器，环路滤波器，集成运算电路，比较器Abstract:This curriculum designs phase-locked loop electric circuit its principle is synthesizes first the electrical network three-phase AC voltage a sine wave, after the synthesis its frequency invariable (50Hz), then transforms the sine wave the square-wave, from this sends in the signal phase-locked loop integration component CD4046 (by discriminator, ring circuit filter, VCO is composed), through the input signal and the VCO output signal either the VCO output after the frequency divider signal phase or the frequency comparison, will control two signals to cause its maintenance with the phase, thus will realize to the input signal lock following.Keyword:PLL, phase detector and loop filter, integrated computing circuits, Comparators目录1.前言(绪论) (3)2.总体方案设计 (4)3.单元模块设计 (5)3.1 集成运算加法器.......................................................................... 错误！未定义书签。

模拟电路锁相环设计一、引言在现代电子技术中，模拟电路锁相环（Phase-Locked Loop，简称PLL）被广泛应用于时钟同步、频率合成、信号调制和解调等领域。

本文将介绍一个基本的模拟电路锁相环的设计。

二、模拟电路锁相环概述模拟电路锁相环由相位比较器、低通滤波器、电压控制振荡器和除频器组成。

其基本工作原理是通过不断调整电压控制振荡器的频率，使其输出信号与参考信号的相位一致，实现锁相环的稳定。

三、相位比较器设计1. 按照合适的格式书写关于相位比较器的设计。

四、低通滤波器设计1. 按照合适的格式书写关于低通滤波器的设计。

五、电压控制振荡器设计1. 按照合适的格式书写关于电压控制振荡器的设计。

六、除频器设计1. 按照合适的格式书写关于除频器的设计。

七、实际电路实现在实际应用中，我们可以选择合适的电子元器件和IC芯片来实现模拟电路锁相环。

具体的电路实现细节，如元器件的选型、布局、连线等，可以根据具体的需求进行设计。

八、实验结果与分析通过对设计的模拟电路锁相环进行实验，我们可以得到相位比较器、低通滤波器、电压控制振荡器和除频器的性能参数。

在实验结果的基础上，我们可以进一步对比设计参数与实际参数，分析差异的原因，并进行优化和改进。

九、结论通过本文的模拟电路锁相环设计，我们对模拟电路锁相环的基本原理和设计方法有了更深入的了解。

同时，我们也了解到了模拟电路锁相环在时钟同步、频率合成等应用中的重要作用。

希望本文对读者在模拟电路领域的学习和研究提供一定的参考和指导。

十、参考文献[1] XXX，XXX，XXX。

XXX合同设计。

XXX出版社，20XX年。

十一、致谢感谢所有对本文撰写和完成有所帮助的人士和机构。

他们的宝贵意见和建议对本文质量的提高起到了积极的作用。

锁相环电路设计和调试心得真正是调试才能发现设计中的问题。

太哦是工程的第一件就是先调节电源电路。

在电电原的调试过程中，我发现LM317输出总是受到输入的影响。

可能就是因为调节端子的电流在输出端产生的电压太大了，这个原因可能和我采用比较的大电位器来作为调节电阻有关。

1．锁相环的设计的起因：这个电路设计的初衷就是为了我项目中的DDS电路提供可选的时钟输入。

因为我选用的DDS电路本身自带有内部的倍频器，其实现的方法就是内部的锁相环。

开始我一位内部的锁相环会比我自己外部设计性能更好，但是后来查到AD的技术资料，发现内部的锁相环的性能并不是达到很好的配置，仔细一想，也是这样的，因为外部的环路滤波器的配置对于任意的频率都如此，显然没有经过精心设计的更加有效果。

鉴于上面分析的原因，我把采用锁相环提供时钟作为一项可选的优化方案。

再有一个原因，就是大学的时候采用的锁相环，到最后也没有调好，所以对这件事情还是老放不下，所以想借此机会完善一下这个过程。

2．锁相环的设计过程：整个设计过程，比起dds电路来说，时间是非常的短的。

原因之一就是整个PLL 的设计就是一个芯片实现。

比大学的PLL要简单一些。

再有就是，这个毕竟不是项目的重点，而是一个改进方案。

电路板采用两层板设计，环路滤波器在背板设计。

环路滤波器的设计采用AD公司的ADSIMPLL。

开始的供电设计，由于电路板的走线上比较困难，所以采用多处引线的方法。

后来调试过程中发现，这样做是在是太麻烦，也比较危险，因为万一出现加反电，或加错电压就危险了。

所以我建议以后做电路时，采用通用的便携式的变压器插头，这样调试起来就非常的简单了，不用再依赖于庞大的稳压电源了，而且绝对不会出现危险。

调试时发现电路中的测试点对于测试非常的方便，对于地，可以留两个焊盘，然后安装弧形的金属勾，这样对于采用示波器测试是非常方便的，可以很方便的用小架子加上。

再有就是安装孔的问题，内径为3mm的安装空可以采用通用的八角螺母进行固定，这样对于调试和焊接，即方便有安全。

锁相环的原理2007-01-23 00:241．锁相环的基本组成许多电子设备要正常工作，通常需要外部的输入信号与内部的振荡信号同步，利用锁相环路就可以实现这个目的。

锁相环路是一种反馈控制电路，简称锁相环（PLL）。

锁相环的特点是：利用外部输入的参考信号控制环路内部振荡信号的频率和相位。

因锁相环可以实现输出信号频率对输入信号频率的自动跟踪，所以锁相环通常用于闭环跟踪电路。

锁相环在工作的过程中，当输出信号的频率与输入信号的频率相等时，输出电压与输入电压保持固定的相位差值，即输出电压与输入电压的相位被锁住，这就是锁相环名称的由来。

锁相环通常由鉴相器（PD）、环路滤波器（LF）和压控振荡器（VCO）三部分组成，锁相环组成的原理框图如图8-4-1所示。

锁相环中的鉴相器又称为相位比较器，它的作用是检测输入信号和输出信号的相位差，并将检测出的相位差信号转换成u D（t）电压信号输出，该信号经低通滤波器滤波后形成压控振荡器的控制电压u C（t），对振荡器输出信号的频率实施控制。

2．锁相环的工作原理锁相环中的鉴相器通常由模拟乘法器组成，利用模拟乘法器组成的鉴相器电路如图8-4-2所示。

鉴相器的工作原理是：设外界输入的信号电压和压控振荡器输出的信号电压分别为：（8-4-1）（8-4-2）式中的ω0为压控振荡器在输入控制电压为零或为直流电压时的振荡角频率，称为电路的固有振荡角频率。

则模拟乘法器的输出电压u D为：用低通滤波器LF将上式中的和频分量滤掉，剩下的差频分量作为压控振荡器的输入控制电压u C （t）。

即u C（t）为：（8-4-3）式中的ωi为输入信号的瞬时振荡角频率，θi（t）和θO（t）分别为输入信号和输出信号的瞬时位相，根据相量的关系可得瞬时频率和瞬时位相的关系为：即（8-4-4）则，瞬时相位差θd为（8-4-5）对两边求微分，可得频差的关系式为（8-4-6）上式等于零，说明锁相环进入相位锁定的状态，此时输出和输入信号的频率和相位保持恒定不变的状态，u c（t）为恒定值。

锁相环
锁相环（PPL,phase-locked loop ）是一个反馈系统，它将输出信号的频率和相位锁定到输入参考信号的频率和相位上。

参考波形包括正弦型和数字型。

基本的PLL 由一个压控振荡器（VCO ）、一个鉴相器（PD,phase detector,又称为相位检测器）和一个滤器组成。

PLL 最通用的形式还包括一个混频器和一个分频器，在稳定状态时，输出频率可以表示为：
0m r f f Nf =±，所以输出频率可以通过改变N 、r f 和m f 来控制。

下图为PLL 系统方框图:
鉴相器
对于锁定的环路，鉴相器的输出是一个直流电压e V ，它是相位差
d r f θθθ=-的函数，
e V 是d θ的正弦、三角或锯齿波函数。

（见《射频与微波通信电路》P374）。

增益因子d K (V/rad) e
d e V K θ=.
压控振荡器
如前所述，变容二极管通常用在振荡器的谐振电路中，通过控制它的偏置电压来改变振荡频率，所以一个理想的压控振荡器的传递特性应该是线性的。

锁相环电路设计：让你的电路更稳定锁相环（PLL）电路是一种常用的控制电路，可以用来实现频率合成、时钟与信号恢复等功能。

在电子设备中，PLL电路的使用非常广泛，因为它能够使电路的频率更加精确、稳定，使电路的性能更优秀。

本文将介绍PLL电路的基本原理、设计方法和应用技巧。

一、PLL电路的基本原理PLL电路的基本构成包括：相锁环（Phase-Locked Loop，PLL）模块、反馈电路和指令电路。

根据反馈信号的不同，又可以将PLL电路分为：模拟PLL和数字PLL两类。

模拟PLL是指使用模拟电路实现的PLL电路，适用于处理频率较低、波形较简单的信号。

数字PLL是把PLL电路中的关键部分数字化，使用数字处理技术实现PLL电路，适用于对高速、复杂信号的处理。

PLL电路的基本原理是通过比较两个不同频率的信号，调节反馈电路的传递函数，使输出信号与参考信号保持同步，最终达到同步稳定的效果。

二、PLL电路的设计方法设计PLL电路时需要注意以下几点：1. 选择适合的锁相范围锁相范围一般是指锁相环能够自动跟踪的信号频率范围。

选择适合的锁相范围可以使PLL电路更加灵活、稳定。

2. 选择适合的环路带宽和相位裕度环路带宽是锁相环的工作频带范围，它决定了PLL电路的速度和稳定性。

相位裕度是指锁相环输出信号相位与参考信号相位的差值，它直接影响锁相环的稳定性。

选择适合的环路带宽和相位裕度可以使PLL电路更加稳定、可靠。

3. 选择合适的滤波器为了降低PLL电路输出信号中的噪声和抖动，需要在反馈电路中添加合适的滤波器。

选择合适的滤波器可以使PLL电路的性能更加优秀。

三、PLL电路的应用技巧1. 尽量避免信号功率幅度过大或过小PLL电路对信号功率幅度很敏感，过大或过小的信号功率都会对PLL电路的稳定性产生不良影响。

因此，在设计和应用时，应尽量避免信号功率偏离正常值。

2. 注意环路稳定性PLL电路不同于普通反馈电路，它需要有信号的引导才能正常工作。