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应用于数字锁相环的NCO设计保玲;佘世刚;周毅;金玉琳【摘要】本文鉴于数字锁相环在实际应用中对信号频率的准确度和稳定度有较为严格的要求,设计一种应用于数字锁相环的数控振荡器（NCO,Number Controlled Oscillator）。
基于直接数字频率合成（DDS）技术,介绍NCO工作原理,基于FPGA实现NCO,关键是相位累加器与波形存储器两个模块的设计,并利用QUARTUS对设计结果进行编译仿真。
对NCO杂散信号进行频谱分析,并提出解决方法。
该设计有效抑制杂散,修改灵活,便于调试,在数字锁相环设计中可有广泛应用。
%Based on the high standard for veracity and stability of signal frequency applied in digital PLL,a kind of NCO（Number Controlled Oscillator） is designed applied in digital PLL.Based on DDS（Direct Digital Frequency Synthesizers）,the basic principle of NCO is introduced,NCO is realized based on FPGA.The key point is how to design phase accumulator and ROM,the design result is complied and simulated with applied software tool QUARTUS.The frequency spectrum of NCO is analyzed,and the resolve measure is given.This design can control spurious,modify conveniently,it has widely application in design of digital PLL.【期刊名称】《电子设计工程》【年(卷),期】2011(019)014【总页数】3页(P160-162)【关键词】NCO;DDS;杂散;FPGA【作者】保玲;佘世刚;周毅;金玉琳【作者单位】兰州空间技术物理研究所,甘肃兰州730000;兰州空间技术物理研究所,甘肃兰州730000;兰州空间技术物理研究所,甘肃兰州730000;兰州空间技术物理研究所,甘肃兰州730000【正文语种】中文【中图分类】TN802数字锁相环已在数字通信、无线电电子学及电力系统自动化等领域得到广泛应用。
一、引言数字锁相环(DPLL)是一种相位反馈控制系统。
DPLL通常有三个组成模块：数字鉴相器(DPD)、数字环路滤波器(DLF)、数控振荡器(DCO)。
本文采用超前-滞后型数字锁相环(LL－DPLL)的设计方案，在LL－DPLL中，DLF用双向计数逻辑和比较逻辑实现，DCO采用加扣脉冲式数控振荡器。
这样设计出来的DPLL 具有结构简洁明快，参数调节方便，工作稳定可靠的优点。
二、数字锁相环的分类1.过零型数字锁相环路这种数字锁相环路采用过零采样数字鉴相器，即本地估算信号在输入信号的过零点上采样后进行A/D变换，得到数字相位误差信号输出。
2.触发器型数字锁相环路这类全数字锁相环路使用的数字鉴相器是触发器型数字鉴相器。
其特点是利用输入信号和本地估算信号的正向过零点对触发器进行触发，在触发器的置“ 0”和置“ 1” 的时间间隔内，得到相位误差信号。
置“ 0”和置“ 1”的时间间隔宽度就表征了输入信号和本地估算信号之间的相位误差大小。
3.超前-滞后型数字锁相环路这种数字锁相环路采用的鉴相器是超前-滞后型数字鉴相器。
超前-滞后型数字鉴相器在每一个周期内得到输入信号的相位比本地估算信号相位超前或滞后的信息。
因此，这种鉴相器的相位误差输出只有超前或滞后两种状态。
然后将误差相位的超前或滞后信息送到序列滤波器，产生对DCO的“ 加” 或“ 扣” 脉冲控制指令去改变DCO的时钟周期，使本地估算信号的相位输入信号相位靠拢。
4.奈奎斯特速率采样型数字锁相环路在这种数字锁相环路中，对输入信号的采样按照奈奎斯特速率进行。
也就是说，对输入信号进行A/D变换的采样频率必须按照奈奎斯特速率进行，以使输入信号能够依据奈奎斯特取样定理再现。
A/D变换后的输入信号与本地估算信号进行数字相乘，得到需要的相位误差数字信号，以完成鉴相功能。
三、系统设计本设计是基于直接数字频率合成器(Direct Digital Synthesizer)原理的信号发生器，用硬件描述语言Verilog来编程，用Altera公司的开发平台QUARTUSⅡ6.0来仿真，最后下载到StratixⅡ系列的EP2S60器件中进行验证。
基于FPGA的全数字锁相环设计与实现一、前言全数字锁相环（Digital Phase-Locked Loop，简称DPLL）是一种数字电路设计技术，可实现同步数字信号的调制和解调。
基于FPGA的全数字锁相环设计与实现，是一个极为重要的课题。
它可以有效地提高数字电路的性能，使得数字系统具有更优越的特性，并可广泛应用于数字电路的设计、数字信号的处理等领域。
二、DPLL 的体系结构DPLL是由相频检测器、滤波器、数字控制振荡器和时钟输出等多个部分组成的。
其中，相频检测器、滤波器和数字控制振荡器通常被集成到FPGA的内部，而时钟输出则需要通过FPGA的普通I/O口与市场上常见的外部输出设备相结合。
三、数字锁相环的工作原理数字锁相环的工作原理基于一个反馈循环系统，其中参考振荡器的频率与输入信号会被比较，然后通过差错检测网络来确定缺陷。
如果这些信号频率不匹配，则通过调整数字控制振荡器的频率来达到匹配。
然后，系统会根据输出信号和参考信号的相位差异来调整数字控制振荡器的频率，并通过PLL的反馈路径传输至输入端，进而得到和参考信号相同频率的输出信号。
四、数字锁相环的应用数字锁相环在通信领域有着广泛的应用，如数据码隆、数字调制、同步检测等；在数字领域，数字锁相环主要应用于数字信号处理、频谱分析、信噪比提高等方面；在电子仪器领域，数字锁相环可以被应用于测量领域、噪声分析、频率合成等方面。
五、基于FPGA的数字锁相环的设计数字锁相环的设计是一项非常复杂的工作，其中需要解决的问题主要有相频检测、低通滤波、数字控制振荡器的设计和时钟输出等方面。
在基于FPGA的数字锁相环设计过程中，可以采用很多不同的方法和技术来解决这些问题。
在数字锁相环的设计中，相频检测器是极其关键的部分，其主要功能是检测输入信号与数字控制振荡器的频率是否匹配。
其中，相频检测器常用的方式有两种：一是通过比较输入信号和数字控制振荡器的频率来实现；二是通过测量输入信号和数字控制振荡器的相位差来实现。
目录第一章绪论...................................... 错误!未定义书签。
1.1锁相环技术的发展及研究现状................................................... 错误!未定义书签。
1.2课题研究意义 .............................................................................. 错误!未定义书签。
1.3本课题的设计内容....................................................................... 错误!未定义书签。
第二章 FPGA的设计基础............................. 错误!未定义书签。
2.1硬件设计语言－Verilog HDL..................................................... 错误!未定义书签。
2.2 FPGA的设计流程 ......................................................................... 错误!未定义书签。
第三章锁相环的原理. (2)3.1全数字锁相环基本结构 (3)3.2全数字锁相环的工作原理 (4)第四章数字锁相环的设计 (5)4.1基于FPGA的数字锁相环总体设计方案 (5)4.2数字鉴相器的设计 (6)4.3 K变模可逆计数器的设计 (7)4.4脉冲加减器的设计 (10)4.5 N分频器的设计 (12)第五章实验仿真与调试 (14)5.1数字锁相环的仿真 (14)5.2数字锁相环的系统实验 (15)结束语 (19)参考文献 (20)附录 (21)第一章锁相环的原理许多电子设备要正常工作，通常需要外部的输入信号与内部的振荡信号同步，利用锁相环路就可以实现这个目的。
全数字锁相环及其数控振荡器的ＦＰＧＡ设计作者：邵帅李曼义刘丹非和伟李树晨来源：《现代电子技术》2008年第10期摘要：全数字锁相环(ADPLL)在数字通信领域有着极为广泛的应用。
由于SoPC技术的发展和FPGA的工作频率与集成度的提高，在1块FPGA芯片上集成整个系统已成为可能。
以片内同时嵌入CPU和全数字锁相环为目的，结合现阶段的相关研究成果，简单介绍片内全数字锁相环系统的结构和全数字锁相环的工作原理，详细论述一种可增大全数字锁相环同步范围的数控振荡器的设计方法，并给出部分VHDL设计程序代码和仿真波形。
在此数控振荡器的设计中引入翻转触发器的概念，并通过改变翻转触发器的动作特点，使得数控振荡器的输出频率提高，以达到增大全数字锁相环同步范围的目的。
关键词：全数字锁相环；数控振荡器；翻转触发器；VHDL；SoPC；中图分类号：TN76 文献标识码：B文章编号：1004-373X(2008)10-001-02Design of All Digital Phase-locked Loop(1.Physics and Electronics Information Institute,Yunnan Normalputer Science and Information Technology Institute,Yunnan NormalAbstract：All Digital Phase-Locked Loop (ADPLL) is generally used in digital communication field.The whole system on chip can be achieved due to development of SoPC and FPGA.Considering the relevant research achievements and the techniques of embedded CPU and ADPLL,the system structure and the principle of ADPLL is introduced in the paper.A design way of a digital control oscillator that will increase synchronous range of ADPLL is discussed in detail,and the partial VHDL code and simulation waveform is given.In this design,toggle flip flop is mentioned.Output frequencyKeywords：all digital phase-locked loop;digital control oscillator;toggle flip与传统的模拟锁相环相比较，全数字锁相环(ADPLL)在抗干扰能力和可靠性方面都有着明显的优势。
安路fpga锁相环用法
安路FPGA锁相环的使用方法如下：
1. 添加IP核：使用MegaWizard工程规范，将其添加到ipcore文件夹下。
设置相关参数，例如速度等级，以及是否添加异步复位、locked信号等。
locked信号用于表示锁相环的稳定性，并在时钟自锁时自动复位。
2. 配置输出时钟：包括频率、相位和占空比。
3. 编写激励文件模板：在Processing-Start-Start Test Template Writer
中创建并保存。
在Assignment-Setting-Stimulation中编译。
4. 设计复位信号：在系统锁相环不稳定或系统复位信号有效时，输出复位信号。
例如，可以assign rst_n=sys_rst_n&locked来实现这一功能。
建议查阅安路FPGA的技术手册，以获取更多信息。
同时请注意，具体使用步骤可能会根据FPGA型号有所不同，请以实际产品为准。
